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第一章 概述1

1.1 系列概况1

1.2 内部结构和引脚配置4

第二章 CPU9

2.1 CPU概要9

2.1.1 H8/300H的特卢9

2.1.2 与8/300CPU的不同卢9

2.2 CPU动作方式和地址空间10

2.3 寄存器配置10

2.3.1 通用寄存器10

2.3.2 控制寄存器11

2.3.3 CPU寄存器的切值12

2.4 数据格式12

2.4.1 通用寄存器数据格式12

2.4.2 存储器数据格式13

2.5 处理状态13

2.5.1 程序执行状态和例外处理状态13

2.5.2 例外处理过程14

2.5.3 总线释放、复位和掉电状态15

2.6 基本操作的时序16

2.6.1 片内存储器访问时序16

2.6.2 片内支持模块访问时序16

2.6.3 对片外存储器空间的访问17

第三章 指令系统18

3.1 指令代码格式18

3.2 寻址方式18

3.2.1 寄存器直接寻址19

3.2.2 寄存器间接寻址19

3.2.3 带偏移量的寄存器间接寻址19

3.2.4 增减址型寄存器间接寻址20

3.2.5 绝对地址寻址20

3.2.6 立即寻址21

3.2.7 程序计数器相对寻址21

3.2.8 存储器间接寻址21

3.3 指令详解22

3.3.1 数据传送指令22

3.3.2 算术运算指令30

3.3.3 逻辑运算指令40

3.3.4 移位操作指令43

3.3.5 位处理指令45

3.3.6 跳转指令49

3.3.7 系统控制指令52

3.3.8 数据块传送指令EEPMOV55

3.4 除法指令应用中的特殊问题55

3.4.1 带符号除法0除数及溢出56

3.4.2 无符号除法0除数及溢出58

第四章 动作方式和总线控制器60

4.1 动作方式60

4.1.1 动作方式的选择60

4.1.2 方式和系统控制寄存器60

4.1.3 七种运作方式61

4.2 总线控制器66

4.2.1 总线控制器的结构及特点66

4.2.2 总线控制器的运作71

4.2.3 使用注意事项82

第五章 例外处理及中断控制器85

5.1 例外处理85

5.1.1 概要85

5.1.2 复位85

5.1.3 中断88

5.1.4 陷阱指令88

5.1.5 例外处理后的堆栈状况88

5.2 中断控制器88

5.2.1 概要88

5.2.2 中断控制寄存器89

5.2.3 中断源91

5.2.4 中断响应过程94

5.2.5 中断响应时序96

5.2.6 中断响应时间97

5.2.7 中断与关中断指令间的竞争97

5.2.8 某些禁止中断的指令98

第六章 刷新控制器99

6.1 内部结构和特点99

6.2 控制寄存器100

6.2.1 刷新控制寄存器RFSHCR100

6.2.2 刷新定时控制／状态寄存器RTMCSR101

6.2.3 刷新定时计数器RTCNT102

6.2.4 刷新时间常数寄存器RTCOR102

6.3 刷新控制器的运作103

6.3.1 刷新控制器的三项功能103

6.3.2 DRAM刷新控制103

6.3.3 伪静态RAM刷新控制111

6.3.4 间隔定时113

6.4 中断源115

6.5 使用注意事项115

第七章 DMA控制器117

7.1 DMAC概要117

7.1.1 DMAC的特点117

7.1.2 内部结构117

7.1.3 功能概要118

7.2 短地址方式下的寄存器119

7.2.1 存储地址寄存器MAR119

7.2.2 I/O地址寄存器IOAR120

7.2.3 执行传送计数寄存器ETCR120

7.2.4 数据传送控制寄存器DTCR121

7.3 全地址方式下的寄存器122

7.3.1 存储地址寄存器MAR122

7.3.2 I/O地址寄存器IOAR122

7.3.3 执行传送计数寄存器ETCR122

7.3.4 数据传送控制寄存器DTCR123

7.4 DMAC的运作125

7.4.1 运作方式概要125

7.4.2 I/O方式126

7.4.3 空闲方式127

7.4.4 重复方式128

7.4.5 正常方式129

7.4.6 块传送方式131

7.4.7 DMAC的启动134

7.4.8 DMAC总线周期135

7.4.9 多通道运作137

7.4.10 外部总线请求、刷新控制器和DMAC138

7.4.11 NMI中断和DMAC138

7.4.12 DMA传送的夭折139

7.4.13 全地址方式的退出140

7.4.14 复位状态、待机方式和休眠方式下DMAC状态140

7.5 DMA中断140

7.6 使用注意事项141

7.6.1 关于字数据传送141

7.6.2 DMAC自身存取141

7.6.3 对存储地址寄存器的长字存取141

7.6.4 关于全地址方式的设定141

7.6.5 关于内部中断对DMAC的启动141

7.6.6 NMI中断和块传送方式142

7.6.7 存储地址和I/O地址寄存器143

7.6.8 传送夭折时的总线周期143

第八章 输入／输出端口144

8.1 端口1144

8.1.1 端口功能144

8.1.2 内部结构及运作原理145

8.2 端口2146

8.2.1 端口功能146

8.2.2 内部结构及动作原理148

8.3 端口3149

8.3.1 端口功能149

8.3.2 内部结构及运作原理150

8.4 端口4151

8.4.1 端口功能151

8.4.2 内部结构及运作原理153

8.5 端口5154

8.5.1 端口功能154

8.5.2 内部结构及运作原理156

8.6 端口6157

8.6.1 端口功能157

8.6.2 内部结构及运作原理158

8.7 端口7161

8.7.1 端口功能161

8.7.2 内部结构及运作原理161

8.8 端口8162

8.8.1 端口功能162

8.8.2 内部结构及运作原理164

8.9 端口9166

8.9.1 端口功能166

8.9.2 内部结构及运作原理168

8.10 端口A171

8.10.1 端口功能171

8.10.2 内部结构及运作原理172

8.11 端口B177

8.11.1 端口功能177

8.11.2 内部结构及运作原理178

第九章 16位集成定时单元182

9.1 结构与特卢182

9.1.1 内部结构182

9.1.2 ITU的特点183

9.1.3 输入／输出引脚185

9.1.4 寄存器配置186

9.2 寄存器功能188

9.2.1 定时器启动寄存器TSTR188

9.2.2 定时器同步寄存器TSNC188

9.2.3 定时器方式寄存器TMDR188

9.2.4 定时器功能控制寄存器TFCR190

9.2.5 定时器输出王许寄存器TOER191

9.2.6 定时器输出控制寄存器TOCR192

9.2.7 定时计数器TCNT192

9.2.8 通用寄存器GRA和GRB193

9.2.9 缓冲寄存器BRA和BRB193

9.2.10 定时器控制寄存器TCR194

9.2.11 定时器I/O控制寄存器TIOR195

9.2.12 定时器状态寄存器TSR196

9.2.13 定时器中断允许寄存器TIER196

9.3 与CPU接口197

9.3.1 16位存取寄存器197

9.3.2 28位存取寄存器198

9.4 ITU的运作199

9.4.1 运作方式概要199

9.4.2 基本功能200

9.4.3 同步方式204

9.4.4 PWM方式206

9.4.5 复位同步PWM方式207

9.4.6 互补PWM方式210

9.4.7 计相方式214

9.4.8 缓冲功能216

9.4.9 ITU输出时序219

9.5 ITU中断221

9.5.1 状态标志的置位221

9.5.2 状态标志的清0222

9.5.3 ITU中断源和DMA控制器的启动222

9.6 ITU使用注意事项223

9.6.1 TCNT写入清0间的竞争223

9.6.2 TCNT写入递增间的竞争223

9.6.3 TCNT字节写入与递增间的竞争224

9.6.4 通用寄存器写与比较相等间的竞争224

9.6.5 TCNT写与上溢或下溢间的竞争225

9.6.6 通用寄存器读与输入捕捉间的竞争225

9.6.7 计数器被输入捕获清0与计数器递增间的竞争227

9.6.8 通用寄存器写与输入捕捉间的竞争227

9.6.9 缓冲寄存器写与输入捕捉间的竞争228

9.6.10 几点注释228

第十章 可编程定时式样控制器230

10.1 结构和特点230

10.1.1 内部结构230

10.1.2 特点230

10.1.3 TPC引脚和寄存器配置231

10.2 寄存器功能231

10.2.1 端口A数据方向寄存器PADDR231

10.2.2 端口A数据寄存器PADR232

10.2.3 端口B数据方向寄存器PBDDR232

10.2.4 端口B数据寄存器PBDR232

10.2.5 后续数据寄存器NDRA232

10.2.6 后续数据寄存器NDRB233

10.2.7 后续数据允许寄存器NDERA234

10.2.8 后续数据允许寄存器NDERB234

10.2.9 TPC输出控制寄存器TPCR235

10.2.10 TPC输出方式寄荐器TPMR235

10.3 TPC的运作236

10.3.1 概要236

10.3.2 输出时序236

10.3.3 正常TPC输出236

10.3.4 不重叠TPC输出238

10.3.5 TPC输出的ITU输入捕获触发239

10.4 TPC使用注意事项240

10.4.1 TPC输出引脚的运作240

10.4.2 关于不重叠输出的几点说明240

第十一章 监视定时器242

11.1 结构和特点242

11.1.1 内部结构242

11.1.2 特点242

11.1.3 引脚和寄存器配置243

11.2 寄存器功能243

11.2.1 定时计数器TCNT243

11.2.2 定时控制／状态寄存器TCSR243

11.2.3 复位控制／状态寄存器RSTCSR244

11.2.4 关于寄存器存取的几点说明244

11.3 WDT的运作245

11.3.1 监视定时器的运作245

11.3.2 间隔定时器的运作246

11.3.3 溢出标志OVE置位时序246

11.3.4 监视定时器复位位WRST置位时序246

11.4 中断247

11.5 使用注意事项247

第二章 串行通讯接口249

12.1 结构与特点249

12.1.1 内部结构249

12.1.2 SCI的运作特点250

12.1.3 SCI的I/O引脚250

12.1.4 SCI寄存器配置250

12.2 SCI寄存器功能251

12.2.1 接收移位寄存器RSR251

12.2.2 接收数据寄存器RDR251

12.2.3 发送移位寄存器TSR251

12.2.4 发送数据寄存器TDR251

12.2.5 串行方式寄存器SMR251

12.2.6 串行控制寄存器SCR252

12.2.7 串行状态寄存器SSR254

12.2.8 位率寄存器BRR257

12.3 SCI的运作260

12.3.1 概要260

12.3.2 异步方式下的运作262

12.3.3 多机通讯266

12.3.4 同步运作271

12.4 SCI中断275

12.5 SCI使用注意事项276

12.5.1 TDR写入和TDRE标志276

12.5.2 同时多项接收错误276

12.5.3 中止信号的发送、检测及处理276

12.5.4 接收出错标志及发送器的运作277

12.5.5 异步方式数据接收时序及接收裕度277

12.5.6 DMAC的用法限制277

第十三章 灵巧卡接口279

13.1 内部结构和特点279

13.1.1 内部结构279

13.1.2 灵巧卡接口的特点280

13.2 寄存器功能280

13.2.1 灵巧卡方式寄存器SCMR280

13.2.2 串行状态寄存器SSR281

13.3 灵巧接口的运作281

13.3.1 运作概要281

13.3.2 引脚的连接282

13.3.3 数据格式282

13.3.4 寄存器的设定值282

13.3.5 时钟284

13.3.6 数据的发送和接收284

13.4 灵巧卡接口使用注意事项287

第十四章 A/D、D/A转换器290

14.1 A/D转换器的结构及特点290

14.1.1 A/D转换器的同伤病员人部结构290

14.1.2 A/D转换器的输入引脚291

14.1.3 A/D转换器的寄存器配置291

14.1.4 A/D转换器的特点291

14.2 A/D寄存器功能292

14.2.1 A/D数据寄存器A至D292

14.2.2 A/D控制／状态寄存器ADCSR292

14.2.3 A/D控制寄存器ADCR293

14.3 A/D转换器与CPU接口293

14.4 A/D转换器的运作294

14.4.1 单一方式294

14.4.2 扫描方式295

14.4.3 输入采样和A/D转换时间296

14.4.4 外部触发输入时序297

14.5 ADI中断298

14.6 A/D转换器使用注意事项298

14.7 D/A转换器的结构与特点300

14.7.1 D/A转换器的内部结构300

14.7.2 D/A转换器的特点301

14.8 D/A寄存器功能301

14.8.1D/A数据寄存器DADR0和DADR1301

14.8.2 D/A控制寄存器DACR301

14.8.3 D/A待机控制寄器DASTCR302

14.9 D/A转换器的运作302

14.10 D/A输出控制303

第十五章 片内RAM和ROM304

15.1 片内RAM304

15.1.1 片内RAM结构304

15.1.2 片内RAM的运作304

15.2 片内ROM305

15.2.1 片内ROM结构305

15.2.2 PROM方式305

15.2.3 PROM编程307

15.2.4 编程数据的可靠性309

第十六章 时钟脉冲发生器和掉电状态310

16.1 时钟脉冲发生器310

16.1.1 概要310

16.1.2 振荡器电路310

16.1.3 占空比调整电路和定标器312

16.1.4 分频器313

16.2 掉电状态313

16.2.1 概要313

16.2.2 有关寄存器功能313

16.2.3 休眠方式315

16.2.4 软件待机方式316

16.2.5 硬件待机方式317

16.2.6 模块待机功能318

16.2.7 系统时输出禁止功能319

附录320