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第1章　逻辑设计发展现状及开发流程1

1.1 硬件描述语言HDL（Hardware Description Language）1

1.1.1　硬件描述语言简介1

1.1.2　Verilog语言简介2

1.2　可编程逻辑器件3

1.2.1　专用ASIC芯片VS．可编程逻辑器件3

1.2.2　FPGA VS.CPLD4

1.2.3　主流FPGA厂商介绍4

1.2.4　在选择FPGA器件时需要考虑的问题5

1.3　基于Verilog的FPGA设计方法及流程6

1.3.1　设计方法6

1.3.2　典型的FPGA设计流程6

1.4　SOC与IP复用8

1.4.1　SOC简介8

1.4.2　IP CORE简介9

1.4.3　设计方法学的进展9

第2章　常用FPGA开发工具的使用11

2.1　仿真工具Modelsim11

2.1.1　Modelsim简介11

2.1.2　用Modelsim6.0做功能仿真12

2.1.3　用Modelsim做时序仿真16

2.1.4　Modelsim其他一些应用技巧18

2.2　综合工具Synplify Pro21

2.2.1　Synplify Pro简介22

2.2.2　用Synplify Pro进行设计综合流程23

2.3　集成开发环境Quartus Ⅱ27

2.3.1　Quartus Ⅱ简介27

2.3.2　设计输入29

2.3.3　约束输入34

2.3.4　综合36

2.3.5　布局布线41

2.3.6　仿真45

2.3.7 时序分析49

2.3.8　编程和配置53

第3章　RTL级建模55

3.1　硬件意识55

3.2　RTL级语法57

3.2.1　Verilog模块基本结构57

3.2.2　端口定义58

3.2.3　对带三态输出端口的建模58

3.2.4　对双向端口的建模60

3.2.5　数据类型60

3.2.6　连续赋值语句62

3.2.7　敏感信号列表62

3.2.8　always块62

3.2.9　条件语句63

3.2.10　多路分支语句65

3.2.11 关于casez和casex的补充说明70

3.2.12　if...else语句与case语句综合结果的比较71

3.2.13　再谈锁存器72

3.2.14　循环语句73

3.2.15　阻塞与非阻塞赋值74

3.2.16　模块例化74

3.3　常用电路的设计76

3.3.1　D触发器76

3.3.2　多路复用器76

3.3.3　多路解复用器77

3.3.4　计数器与分频器78

3.3.5　移位寄存器84

3.3.6　时钟使能电路85

3.3.7　边沿检测电路87

3.4　有限状态机的设计89

3.4.1　概述89

3.4.2　moore型状态机90

3.4.3　mealy型状态机91

3.4.4　moore型状态机与mealy型状态机的选用93

3.4.5　状态机的代码风格94

3.4.6　状态编码97

3.5　FPGA结构105

3.5.1　FPGA的整体结构106

3.5.2　IO管脚107

3.5.3 LE107

3.5.4　LAB109

3.5.5 片内存储单元110

3.5.6　锁相环与全局时钟网络111

3.5.7　DSP模块112

3.5.8　使用FPGA的一些建议112

3.6　时序分析的基本概念113

3.6.1 tSU与tH113

3.6.2　亚稳态113

3.6.3　tCO114

3.6.4　Clock skew114

3.6.5　FMAX的计算115

3.6.6　Multicycle path116

3.7　同步设计117

3.7.1　什么是同步设计117

3.7.2 同步设计的优点117

3.7.3 同步设计准则118

3.8　约束120

3.8.1 约束对综合工具／布局布线工具的影响120

3.8.2　在synplify中添加约束120

3.8.3　在Quartus中添加约束127

3.8.4　静态时序分析报告133

3.9　如何提高电路的工作频率135

3.9.1　影响电路工作频率的因素135

3.9.2　减少走线时延135

3.9.3　减少组合逻辑的时延137

3.10　多时钟域处理138

3.10.1　单个信号跨时钟域139

3.10.2　一组信号跨时钟域140

3.11　设计时序142

3.12　代码优化143

3.13　RTL级设计的其他注意事项145

3.13.1　命名规范145

3.13.2　保持良好的代码风格145

3.13.3　参数化设计146

3.13.4　输出应尽可能采用寄存器输出146

3.13.5　将相关逻辑放在同一模块146

3.13.6　尽量在“叶子”中做逻辑，顶层只做例化146

3.13.7　“简单”147

第4章 Testbench148

4.1　功能验证148

4.1.1　收敛模型148

4.1.2　验证方法149

4.1.3　覆盖率检查150

4.2 Testbench概述150

4.2.1 什么是Testbench150

4.2.2　为什么要写Testbench151

4.2.3　Testbench模型151

4.2.4　一个简单的Testbench152

4.3　行为级的Verilog语言155

4.3.1　RTL建模VS．行为级建模155

4.3.2　行为级的Verilog语法157

4.3.3　再谈阻塞与非阻塞赋值166

4.3.4　信号竞争问题169

4.4　激励和响应170

4.4.1　激励170

4.4.2　响应175

4.4.3 自动比较响应176

4.5　总线功能模型178

4.5.1 总线功能模型的地位178

4.5.2　总线功能模型的要求178

4.5.3　总线功能模型的设计182

4.6　Testbench的结构185

4.6.1　Testbench的层次185

4.6.2　Testbench的重用性185

第5章　RS232通信程序的设计192

5.1　RS232基础192

5.2　设计需求193

5.3　模块划分194

5.3.1　RTL级划分194

5.3.2　Testbench的结构划分194

5.4　RTL级代码195

5.4.1　top_module模块195

5.4.2　config_registers模块197

5.4.3　frame_deal模块201

5.4.4　tx_frame模块203

5.4.5　rx_frame模块207

5.4.6　rs232模块212

5.4.7　txmit模块214

5.4.8　rxvr模块216

5.4.9　clken_gen模块219

5.5　Testbench221

5.5.1　Testcase模块221

5.5.2　bm_frame_deal模块224

5.5.3　harness模块225

5.5.4　bfm_uart模块227

5.5.5　osc_rst模块229

5.6　仿真结果230

第6章　数字信号处理的Verilog设计231

6.1　数字信号处理FPGA实现简介231

6.2　数字信号处理基本模块的实现233

6.2.1　加法器233

6.2.2　乘法器242

6.2.3　积分器248

6.2.4　微分器249

6.2.5　抽取和内插249

6.2.6　用CORDIC算法实现信号处理的常用模块252

6.3　FIR滤波器的实现264

6.3.1　FIR滤波器简介264

6.3.2　FIR滤波器的串行实现265

6.3.3　FIR滤波器的并行实现269

6.3.4　FIR滤波器的分布式实现275

6.3.5　三种滤波方案的比较和选用287

6.4　数字信号处理程序的仿真验证288

第7章　逻辑设计的工程因素291

7.1　芯片的可测试性设计291

7.2　芯片的可靠性设计294

7.3　逻辑设计需要考虑的其他工程因素295

7.3.1 电源归一化295

7.3.2　管脚排布295

7.3.3　上电功耗295

附录　相关资源介绍296

参考文献297