图书介绍

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VHDL与FPGA设计
  • 胡振华编著 著
  • 出版社： 北京：中国铁道出版社
  • ISBN：7113050468
  • 出版时间：2003
  • 标注页数：318页
  • 文件大小：104MB
  • 文件页数：329页
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图书目录

第0章 前言1

0-1VHDL的发展2

0-2VHDL的优点3

0-3所须具备的概念3

0-4 SRAM Base vs. Anti-Fuse4

0-5本书的内容5

0-6使用工具7

第1章 设计的基本概念9

1-1设计阶段的划分10

1-2 VHDL设计的流程10

1-3Design Entry-Schematics vs.VHDL12

1-4 Function Simulation VHDL12

6-7 Assert语句13

1-5 Synthesis13

1-6 Place/Route14

1-7 Timing Simulation14

1-8小结14

第2章 架构（Architecture）17

2-1 Simulator的使用18

2-2基本架构24

2-2-1 Librar26

2-2-2 Use28

2-2-3 Entity29

2-2-4 Port30

2-3 Architecture32

2-4命名法则与注释33

2-5扩展的声明33

2-5-1 Package34

2-5-2 Package Body36

2-6小结38

问题38

第3章 数据类型（Type）41

3-1-1标量型数据类型42

3-1Standard Package定义的数据类型42

3-1-2枚举型数据类型43

3-1-3复合型的数据类型44

3-2 IEEE Package定义的数据类型44

3-3-2 Record48

3-3-1 Array48

3-3复合型数据类型48

3-4文件型数据类型49

3-5小结51

问题52

第4章 运算符（Operator）53

4-1 1076-1987与1076-1993Operator的差异54

4-2 Logical Operator54

4-3 Relational Operator56

4-4 Shift Operator58

4-4-1 IEEE 1076-1993中的Shift Operator59

4-4-2衍生的移位处理61

4-5 Adding Operator64

4-5-1加减法运算处理64

4-5-2连接（Concatenation）处理67

4-6 Sign Operator68

4-7 Multiplying Operator68

4-8 Miscellaneous Operator69

4-9 Operator的优先级70

4-10小结72

问题72

第5章 组合逻辑电路（Combinational Logic）73

5-1基本的Combinational Logic74

5-1-1 And74

5-1-2 Or76

5-2较复杂的Combinational Logic77

5-2-1 When-Else77

5-1-3 Not及其他77

5-2-2 With-Select-When78

5-3 Process中的Combinational Logic79

5-4 Delay对Combinational Logic的影响84

5-5小结85

问题86

第6章 时序逻辑电路（Sequential Logic）87

6-1 Process的语法结构88

6-2 If语句92

6-3 Wait语句96

6-3-1 Wait Until语句96

6-3-2 Wait For语句98

6-3-3 Wait On语句100

6-4 Case语句102

6-5 Sync与Async Reset103

6-6 Loop105

6-6-1与While及For合用105

6-6-2 Loop的嵌套107

6-6-3 Next语句109

6-6-4 Exit语句111

6-8小结116

问题117

第7章 函数（Function）与过程（Procedure）119

7-1 Function的声明及使用120

7-2类型转换的Function122

7-3重载函数（Overload Function）126

7-4 Procedure129

7-5小结132

问题133

第8章 属性（Attribute）与配置（Configuration）135

8-1返回信号状态的属性136

8-1-1 Event属性136

8-1-3 Last event属性137

8-1-2 Active属性137

8-1-4 Last_value及Last_active属性139

8-2返回单一数值的属性140

8-3返回数值范围的属性142

8-4 Configuration144

8-4-1 Architecture Configuration144

8-4-2 Component Configuration147

8-4-3 Generic Configuration151

8-5小结154

问题155

第9章 层次式设计（Hierarchy Design）157

9-1 ComponentInstantiation158

9-2 Design Partition163

9-3设计方法的讲述164

9-3-1 Input Latch/Float->Fix164

9-3-2 Adder166

9-3-3Fix->Float/Output Latch168

9-4顶层设计及仿真170

9-4-1顶层设计的连接170

9-4-2设计仿真172

9-5小结174

问题174

第10章 功能仿真（Function Simulation）177

10-1 Dependency178

10-2 ModelSim中的Options179

10-3建立Simulation Macro184

10-3-1建立基本的Marco184

10-3-2双向Bus的仿真Macro187

10-4 Testbench Simulation189

10-5 Textio仿真192

10-6 Simulation Library的建立198

10-6-1 Core Generator的使用199

10-6-2 Simulation Library的建立202

10-6-3 Design的处理205

10-6-4进行Simulation208

10-7层次式的仿真及调试208

10-8小结210

问题211

第11章 合成（Synthesis）213

11-1 Synthesizer的使用214

11-2预布局仿真（Pre-Layout Simulation）218

11-3一些不能合成的例子219

11-3-1时间延迟的要求219

11-3-2不合乎硬件设计222

11-3-3起始值的设定223

11-4 Constraint的设置方法227

11-5 Block Box的Synthesis233

11-6层次式设计的Synthesis234

11-7小结235

问题236

第12章 布局布线（Place/Route）237

12-1 Place/Route工具的使用238

12-2 Constraint的设定241

12-2-1 Timing Constraint241

12-2-2非Timing Constraint246

12-3 Report Analyze247

12-4层次式设计的Place/Route249

12-5小结250

问题251

第13章 时序仿真（Timing Simulation）253

13-1编译VHDL Netlist File254

13-2 Timing Simulation255

13-2-1信号GSR所造成的问题256

13-2-2 Setup Time Check造成的错误259

13-3 SDF File261

13-3-1 SDF的内容261

13-3-2表头部分261

13-3-3基本单元263

13-3-4时序检查264

13-4仿真分析266

13-5规格的设定273

13-6运用Textio做数据对比的Timing Simulation274

13-8小结278

13-7 Timing Simulation的好处278

问题279

第14章 状态机设计（State Machine Design）281

14-1 State Machine的建立282

14-1-1程序代码的撰写283

14-1-2设计的Function Simulation287

14-1-3设计的Synthesis及Place/Route289

14-1-4时序仿真（Timing Simulation）290

14-2状态机的修改291

14-2-1程序代码的修改292

14-2-2修改设计的功能仿真（Function Simulation）294

14-2-3设计的合成（Synthesis）与布局布线（Place/Rute）295

14-2-4时序仿真（Timing Simulation）297

14-3 One-hot与Binary Decode298

14-4小结299

问题299

第15章 并行处理（Pipelined Processing）301

15-1未使用并行处理的乘法器302

15-2增加Input Latch的乘法器308

15-3将乘法器一分为二的设计310

15-4改善已有的设计314

15-5并行处理的缺点315

15-6小结316

附录317

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