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目录1

第1章　深亚微米数字集成电路设计1

1.1 绪论1

1.2　集成电路产业的简要历史2

1.3　数字逻辑门设计的回顾5

1.3.1　基本的逻辑函数5

1.3.2　逻辑电路的实现8

1.3.3　噪声容限的定义9

1.3.4　瞬态特性的定义10

1.3.5　功耗估算11

1.4　数字集成电路设计12

1.4.1 MOS晶体管的结构和工作原理12

1.4.2　CMOS与NMOS14

1.4.3　深亚微米互连15

1.5　数字电路的计算机辅助设计19

1.5.1 电路模拟和分析19

1.6　面临的挑战20

1.7　小结24

1.8　参考文献24

1.9　习题25

第2章　MOS晶体管28

2.1 绪论28

2.2　MOS晶体管的结构和原理29

2.3　MOS晶体管的阈值电压32

2.4　一次电流-电压特性40

2.5　速度饱和公式的来源44

2.5.1 高电场的影响45

2.5.2　速度饱和器件的电流公式47

2.6　α功率定律模型51

2.7　亚阈值传导53

2.8　MOS晶体管的电容54

2.8.1　薄氧化物电容55

2.8.2　pn结电容56

2.8.3　覆盖电容61

2.9　小结62

2.10　参考文献64

2.11　习题64

第3章　制造、版图和模拟68

3.1 绪论68

3.2.1 IC制造工艺概述69

3.2　IC制造工艺69

3.2.2　IC光刻工艺70

3.2.3　晶体管的制造71

3.2.4　制造连线74

32.5　连线电容和电阻76

3.3 版图基础78

3.4　电路模拟中MOS晶体管的模型构造81

3.4.1 SPICE中的MOS模型81

3.4.2 MOS晶体管的具体说明82

3.5 SPICE MOS LEVEL 1器件模型83

3.5.1 MOS LEVEL 1参数的提取85

3.6 BSIM3模型87

3.6.1 BSIM3中的加载过程87

3.6.2　短沟道阈值电压88

3.6.4　线性区和饱和区90

3.6.3　迁移率模型90

3.6.5　亚阈值电流92

3.6.6　电容模型93

3.6.7　源／漏电阻94

3.7　MOS晶体管中的附加效应94

3.7.1　产品中的参数变化94

3.7.2　温度效应95

3.7.3　电源变化96

3.7.4 电压极限97

3.7.5　CMOS闩锁97

3.8　绝缘体上的硅工艺99

3.9 SPICE模型小结100

3.11　习题104

3.10 参考文献104

第4章　MOS反相器电路108

4.1 绪论108

4.2　电压传输特性108

4.3　噪声容限的定义111

4.3.1 单源噪声容限（SSNM）111

4.3.2　多源噪声容限（MSNM）113

4.4　电阻负载反相器的设计115

4.5　NMOS晶体管作为负载器件122

4.5.1 饱和增强型负载122

4.5.2　线性增强型负载126

4.6　互补MOS（CMOS）反相器127

4.6.1 CMOS反相器的直流分析127

4.6.2 CMOS反相器的版图设计134

4.7　伪NMOS反相器135

4.8　反相器的尺寸确定137

4.9　三态反相器140

4.10　小结141

4.11　参考文献141

4.12　习题142

第5章　静态MOS门电路148

5.1 绪论148

5.2　CMOS门电路149

5.2.1　基本的CMOS门的尺寸确定150

5.2.2　扇入和扇出研究153

5.2.3　CMOS门的电压传输特性156

5.3　复杂的CMOS门159

5.4　异或门和同或门162

5.6　触发器和锁存器163

5.5　多路选择器电路163

5.6.1　基本的双稳态电路164

5.6.2　SR锁存器165

5.6.3　JK触发器167

5.6.4　主从JK触发器168

5.6.5　边沿触发的JK触发器169

5.7　D触发器和D锁存器170

5.8　CMOS门电路的功耗173

5.8.1　动态（转换）功耗173

5.8.2　静态（待机）功耗178

5.8.3　完整的功耗公式180

5.9　功耗和延迟的折中180

5.10　小结183

5.11　参考文献184

5.12　习题184

6.1 绪论189

第6章　高速CMOS逻辑设计189

6.2　转变时间分析191

6.2.1　再次讨论门的尺寸——速度饱和效应193

6.3　负载电容的详细计算195

6.3.1　门扇出电容196

6.3.2　自身电容计算197

6.3.3　连线电容203

6.4　斜波输入情况下改善延迟计算203

6.5　针对最佳路径延迟确定门的尺寸210

6.5.1　最佳延迟问题210

6.5.2　反相器链延迟最优化——FO4延迟211

6.5.3　包含与非门和或非门的路径优化215

6.6.1　逻辑强度的导出218

6.6　用逻辑强度优化路径218

6.6.2　理解逻辑强度222

6.6.3　分支强度和旁路负载226

6.7　小结228

6.8　参考文献230

6.9 习题230

第7章　传输门和动态逻辑设计235

7.1　绪论235

7.2　基本概念236

7.2.1　传输管236

7.2.2　电容馈通238

7.2.3　电荷共享240

7.2.4　电荷丢失的其他途径241

7.3　CMOS传输门逻辑242

7.3.1　使用CMOS传输门的多路器243

7.3.2 CMOS传输门延迟247

7.3.3 CMOS传输门的逻辑强度252

7.4　动态D锁存器和D触发器253

7.5　多米诺逻辑255

7.5.1 多米诺门的逻辑强度260

7.5.2　多米诺逻辑的局限性260

7.5.3　双轨（差分）多米诺逻辑263

7.5.4　自复位电路265

7.6　小结266

7.7　参考文献266

7.8　习题266

第8章　半导体存储器的设计273

8.1 绪论273

8.1.1　存储器结构274

8.1.2　存储器类型275

8.1.3　存储器时间参数276

8.2　MOS译码器277

8.3　静态RAM单元设计280

8.3.1　静态存储器操作280

8.3.2　读操作282

8.3.3　写操作285

8.3.4　SRAM单元版图286

8.4 SRAM列I/O电路287

8.4.1 列上拉电路287

8.4.2　列选择289

8.4.3　写电路291

8.4.4　读电路291

8.5　存储器体系结构297

8.8　习题299

8.6　小结299

8.7　参考文献299

第9章　存储器设计中的其他课题303

9.1　绪论303

9.2　内容寻址存储器304

9.3　现场可编程门阵列309

9.4　动态读／写存储器314

9.4.1 三管动态单元314

9.4.2　单管动态单元315

9.4.3　动态RAM的外部特性319

9.5　只读存储器320

9.5.1　MOS ROM单元阵列320

9.6 EPROM和E2PROM323

9.7 Flash存储器328

9.8 FRAM330

9.9 小结331

9.10　参考文献331

9.11　习题332

第10章　连线设计335

10.1 绪论335

10.2　连线的RC延迟337

10.2.1　导线电阻337

10.2.2　艾蒙延迟的计算338

10.2.3　长导线的RC延迟341

10.3　超长导线的缓冲器插入344

10.4　连线的耦合电容347

10.4.1　耦合电容的构成348

10.4.2　耦合对延迟的影响352

10.4.3 电容噪声或串扰355

10.5　连线的电感356

10.6　天线效应359

10.7　小结362

10.8　参考文献363

10.9　习题364

第11章 电源网格和时钟设计367

11.1 绪论367

11.2　电源分布设计367

11.2.1 IR压降和Ldi/dt368

11.2.2 电迁移370

11.2.3 电源布线要考虑的问题372

11.2.4 去耦电容设计374

11.2.5 电源分布设计举例375

11.3.1 时钟定义和量度378

11.3 时钟和时序问题378

11.3.2 时钟偏斜380

11.3.3 噪声对时钟和触发器的影响382

11.3.4 时钟的功耗383

11.3.5 时钟发生器384

11.3.6　高性能设计中的时钟分布385

11.3.7　时钟分布网络举例387

11.4　锁相环／锁延迟环389

11.4.1 PLL设计考虑390

11.4.2　时钟分布总结395

11.5　参考文献396

11.6　习题397

附录A　SPICE的简要介绍400

附录B　双极型晶体管和电路414