图书介绍
系统芯片SoC的设计与测试PDF|Epub|txt|kindle电子书版本网盘下载
- 潘中良著 著
- 出版社： 北京：科学出版社
- ISBN：9787030256720
- 出版时间：2009
- 标注页数：323页
- 文件大小：17MB
- 文件页数：335页
- 主题词：集成电路－芯片－设计
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图书目录
第1章 绪论1
1.1 集成电路的设计流程1
1.2 系统芯片的结构3
1.3 系统芯片的关键技术4
1.3.1 设计复用5
1.3.2 低功耗设计6
1.3.3 软硬件协同设计6
1.3.4 总线架构7
1.3.5 可测性设计7
1.3.6 设计验证8
1.3.7 物理综合9
第2章 系统芯片的设计模式与流程11
2.1 系统芯片的系统级设计11
2.2 系统芯片的设计流程12
2.3 系统芯片的设计方法学15
第3章 系统芯片的总线结构18
3.1 AMBA总线18
3.1.1 先进高性能总线19
3.1.2 先进系统总线21
3.1.3 先进外设总线22
3.1.4 使用AMBA的系统芯片24
3.2 Avalon总线24
3.2.1 Avalon总线的特征24
3.2.2 Avalon信号28
3.2.3 Avalon的数据传输29
3.3 CoreConnect总线31
3.4 Wishbone总线33
3.5 OCP总线35
第4章 芯核设计37
4.1 芯核的特征与分类37
4.2 芯核的设计流程39
4.3 软核与硬核的设计41
4.3.1 软核的设计41
4.3.2 硬核的设计43
4.4 芯核技术标准45
4.4.1 VSIA的IP技术标准45
4.4.2 IP交付时使用的文档标准／规范46
4.4.3 IP芯核可复用接口设计标准49
4.4.4 IP知识产权保护50
4.5 芯核的质量评估51
4.6 基于芯核的系统集成54
第5章 软硬件协同设计56
5.1 软硬件协同设计的过程56
5.1.1 软硬件协同设计的流程57
5.1.2 软硬件协同设计的关键技术58
5.1.3 软硬件协同设计的分类61
5.2 系统级规范模型62
5.3 系统级多语言建模63
5.4 软硬件划分64
5.4.1 软硬件划分的基本模型65
5.4.2 软硬件划分算法66
5.5 软硬件划分的模型精炼69
5.5.1 模型精炼的特征70
5.5.2 实现模型74
5.5.3 精炼的过程77
第6章 系统芯片的存储系统设计85
6.1 DRAM和嵌入式存储器86
6.1.1 DRAM存储器86
6.1.2 嵌入式存储器87
6.2 存储优化与管理89
6.2.1 重编序与重映射90
6.2.2 降低存储器总线的数据变迁90
6.2.3 减小数据所占用的存储空间91
6.2.4 存储系统的动态功耗管理91
6.3 存储控制92
6.3.1 存储子系统的控制与调度92
6.3.2 由SDRAM构成的存储系统结构95
6.3.3 基于多种层次的存储控制96
6.3.4 高效的存储调度方法98
第7章 系统芯片中模拟混合信号的设计101
7.1 混合信号在系统芯片中的作用101
7.2 混合信号系统芯片的设计流程102
7.3 基于平台的混合信号电路设计104
7.3.1 高性能ADC的优化设计105
7.3.2 模拟平台106
7.3.3 数字平台与混合信号平台107
7.4 使用SystemC的混合信号行为模型107
7.4.1 SystemC-AMS的应用领域与要求107
7.4.2 SystemC-AMS层次模型的具体实现109
7.4.3 模拟信号求解器层和用户层111
7.5 SystemC-AMS的设计与应用实例112
第8章 系统芯片的低功耗设计118
8.1 功耗的类型118
8.2 低功耗设计方法120
8.2.1 门级低功耗设计120
8.2.2 寄存器传输级低功耗设计122
8.2.3 算法级的低功耗设计123
8.2.4 系统级的低功耗设计125
8.2.5 版图级的低功耗设计126
8.3 低功耗分析与评估126
8.4 系统芯片低功耗设计的总线编码128
8.4.1 基于汉明距离的总线翻转编码128
8.4.2 基于权的总线翻转编码131
第9章 信号完整性134
9.1 传输线的反射134
9.2 串扰136
9.3 同步开关噪声139
9.4 信号完整性的分析模型与工具141
9.5 针对信号完整性的电路设计流程143
9.6 串扰的测试144
第10章 系统芯片的验证147
10.1 电路的验证与仿真147
10.2 芯核的验证148
10.2.1 芯核的验证策略148
10.2.2 芯核验证的测试平台152
10.2.3 芯核时序的验证153
10.2.4 芯核接口的验证154
10.3 SoC的系统级验证155
10.3.1 硬件建模157
10.3.2 协同验证与仿真157
10.3.3 系统级时序验证160
10.3.4 物理验证161
第11章 系统芯片的可测性设计163
11.1 电路测试的原理与方法163
11.1.1 通路敏化法及相关的测试生成算法164
11.1.2 基于神经网络的电路测试生成方法166
11.1.3 基于二元判定图BDD的电路测试生成方法176
11.1.4 逻辑函数的电路可测性设计181
11.1.5 大规模集成电路与系统的可测性设计188
11.2 系统芯片的测试模型191
11.3 测试冲突195
11.3.1 测试仪器的局限196
11.3.2 测试冲突的分析197
11.4 测试时的功耗200
11.5 测试存取机制204
11.5.1 系统芯片的测试数据传输204
11.5.2 测试存取机制的设计208
第12章 测试调度与测试结构的优化设计211
12.1 测试调度211
12.2 在测试矢量有固定的执行时间下的测试调度214
12.3 在功耗约束下的测试调度216
12.3.1 模型建立218
12.3.2 在功耗约束下对等长测试的调度220
12.3.3 在功耗约束下对不等长测试的调度222
12.4 系统芯片的测试存取结构的设计228
12.4.1 对测试总线进行芯核的最优分配228
12.4.2 最优的测试总线带宽233
12.4.3 系统芯片最优带宽划分的实例236
12.4.4 测试总线的最优划分240
第13章 芯核的测试245
13.1 软核的测试245
13.2 微处理器芯核的测试246
13.2.1 微处理器芯核的故障特征246
13.2.2 微处理器芯核的功能测试247
13.2.3 微处理器芯核的内建自测试249
13.3 存储器芯核的测试250
13.3.1 存储器的故障模型251
13.3.2 存储器的测试方法252
13.3.3 存储器的内建自测试253
第14章 系统芯片的物理设计255
14.1 物理设计的步骤255
14.2 系统芯片物理设计的特点256
14.3 布图规划257
14.3.1 布图规划的表示258
14.3.2 展平式布图规划与多级布图规划263
14.3.3 考虑底层噪声的布图规划266
14.3.4 引入缓冲器的互连驱动的布图规划270
14.4 力矢量全局布局算法276
14.5 布线281
14.5.1 基于热的三维集成电路布线281
14.5.2 考虑串扰的布线288
第15章 片上网络302
15.1 片上网络的特点302
15.1.1 常规系统芯片总线结构的不足302
15.1.2 片上网络的特征303
15.1.3 片上网络的组成304
15.2 片上网络的拓扑结构305
15.3 片上网络的通信308
15.3.1 片上网络的通信协议309
15.3.2 路由技术309
15.4 片上网络的设计流程311
参考文献313
附录 名词缩写表320