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1.1 PLD发展简史1

第1章 PLD技术概述1

1.2 PLD设计流程2

1.2.1 设计准备3

1.2.2 设计输入3

1.2.3 设计处理4

1.2.4 设计校验5

1.2.5 器件编程5

1.2.6 器件测试和设计验证6

1.3 硬件描述语言6

1.3.1 VHDL6

1.3.2 Verilog HDL7

1.4.2 仿真器8

1.4 常用EDA工具8

1.4.1 设计输入编辑器8

1.4.3 HDL综合器9

1.4.4 适配器（布局布线器）9

1.4.5 下载器（编程器）9

本章小结10

思考题和习题10

第2章 可编程逻辑器件11

2.1 PLD的基本原理11

2.1.1 PLD的分类11

2.1.2 阵列型PLD14

2.1.3 现场可编程门阵列FPGA18

2.1.4 基于查找表（LUT）的结构20

2.2 PLD的设计技术23

2.2.1 PLD的设计方法24

2.2.2 在系统可编程技术24

2.2.3 边界扫描技术27

2.3 PLD的编程与配置28

2.3.1 CPLD的ISP方式编程29

2.3.2 使用PC机的并口配置FPGA30

本章小结31

思考题和习题32

第3章 QUARTUS Ⅱ软件操作基础33

3.1 Quartus Ⅱ软件的安装33

3.2 Quartus Ⅱ软件的主界面37

3.3 Quartus Ⅱ的图形编辑输入法38

3.3.1 编辑输入图形设计文件39

3.3.2 编译设计文件43

3.3.3 仿真设计文件44

3.3.4 编程下载设计文件48

3.4 MAX+PLUS Ⅱ设计项目的转换54

3.5 Quartus Ⅱ宏功能模块的使用方法54

3.5.1 设计原理55

3.5.2 编辑输入顶层设计文件55

3.5.3 仿真顶层设计文件63

3.5.4 硬件验证与测试63

3.5.5 图形文件的转换65

3.6 嵌入式锁相环宏功能模块的使用方法66

3.7.1 面积与速度的优化71

3.7 设计优化71

3.7.2 时序约束与选项设置72

3.7.3 Fitter设置73

3.8 Quartus Ⅱ的RTL阅读器74

本章小结75

思考题和习题76

第4章 VHDL77

4.1 VHDL设计实体的基本结构77

4.1.1 库、程序包78

4.1.2 实体78

4.1.3 结构体79

4.1.5 基本逻辑器件的VHDL描述80

4.1.4 配置80

4.2 VHDL语言要素84

4.2.1 VHDL文字规则84

4.2.2 VHDL数据对象86

4.2.3 VHDL数据类型88

4.2.4 VHDL的预定义数据类型88

4.2.5 IEEE预定义的标准逻辑位和矢量90

4.2.6 用户自定义数据类型方式91

4.2.7 VHDL操作符91

4.2.8 VHDL的属性94

4.3 VHDL的顺序语句96

4.3.1 赋值语句96

4.3.2 流程控制语句97

4.3.3 WAIT（等待）语句104

4.3.5 NULL（空操作）语句105

4.3.4 ASSERT（断言）语句105

4.4 并行语句106

4.4.1 PROCESS（进程）语句107

4.4.2 块语句108

4.4.3 并行信号赋值语句109

4.4.4 子程序和并行过程调用语句111

4.4.5 元件例化（COMPONENT）语句114

4.4.6 生成语句116

4.5 VHDL的库和程序包119

4.5.1 VHDL库119

4.5.2 VHDL程序包119

4.6.1 编辑VHDL源程序121

4.6 VHDL设计流程121

4.6.2 设计8位计数显示译码电路顶层文件124

4.6.3 编译顶层设计文件125

4.6.4 仿真顶层设计文件126

4.6.5 下载顶层设计文件126

本章小结126

思考题和习题126

第5章 Verilog HDL129

5.1 Verilog HDL设计模块的基本结构129

5.1.1 模块端口定义129

5.1.2 模块内容130

5.2.1 空白符和注释132

5.2 Verilog HDL的词法132

5.2.3 字符串133

5.2.4 标识符133

5.2.2 常数133

5.2.5 关键字134

5.2.6 操作符135

5.2.7 Verilog HDL数据对象138

5.3 Verilog HDL的语句140

5.3.1 赋值语句140

5.3.2 条件语句142

5.3.3 循环语句145

5.3.4 结构声明语句147

5.3.5 语句的顺序执行与并行执行150

5.4.1 Verilog HDL门级描述153

5.4 不同抽象级别的Verilog HDL模型153

5.4.2 Verilog HDL的行为级描述154

5.4.3 用结构描述实现电路系统设计156

5.5 Verilog HDL设计流程159

5.5.1 编辑Verilog HDL源程序159

5.5.2 设计BCD数加法器电路顶层文件161

5.5.3 编译顶层设计文件162

5.5.4 仿真顶层设计文件162

5.5.5 下载顶层设计文件163

本章小结163

思考题和习题163

6.1.1 设计原理166

第6章 基于PLD的DSP开发技术166

6.1 基于Matlab/DSP Builder的DSP模块设计166

6.1.2 建立MATLAB设计模型167

6.1.3 Matlab模型仿真173

6.1.4 SignalCompiler使用方法175

6.1.5 使用ModelSim进行RTL级仿真181

6.1.6 使用Quartus Ⅱ实现时序仿真182

6.1.7 硬件实现与测试183

6.2 DSP Builder的层次设计185

6.3 DSP Builder设计实例186

6.3.1 基于DSP Builder的16阶FIR滤波器设计186

6.3.2 基于DSP Builder的数字调制系统设计189

本章小结194

思考题和习题195

第7章 PLD的应用196

7.1 PLD在组合逻辑电路设计中的应用196

7.1.1 运算电路设计196

7.1.2 编码器设计197

7.1.3 译码器设计200

7.1.4 数据选择器设计202

7.1.5 数据比较器设计204

7.1.6 ROM的设计205

7.2 时序逻辑电路设计应用208

7.2.1 触发器设计208

7.2.2 锁存器设计210

7.2.3 移位寄存器设计212

7.2.4 计数器设计214

7.3 PLD综合应用216

7.3.1 8位十进制频率计设计217

7.3.2 数字相关器的设计223

7.3.3 HDB3码编码器与解码器的设计225

7.3.4 同步FIFO的设计232

7.3.5 线性分组码编译码器的设计240

本章小结243

思考题和习题244

附录A ALTERA DE2开发板使用方法246

A.1 ALTERA DE2开发板的结构246

A.2 DE2开发板的实验模式与目标芯片的引脚连接247

A.3 DE2开发板实验的操作251

A.3.1 编辑251

A.3.2 编译254

A.3.3 仿真254

A.3.4 引脚锁定255

A.3.5 编程下载256

A.3.6 硬件验证256

A.4 DE2开发板的控制嵌板257

A.4.1 打开控制嵌板257

A.4.2 设备检测257

附录B EDA6000实验开发系统259

B.1 EDA6000实验开发系统的特点259

B.2.1 EDA6000的硬件结构260

B.2 EDA6000实验开发系统的使用方法260

B.2.2 EDA6000软件平台的使用方法263

B.3 基于EDA6000的PLD实验操作273

B.3.1 新建抢答器设计项目274

B.3.2 编辑抢答器文本文件274

B.3.3 编译设计文件278

B.3.4 仿真设计文件278

B.3.5 编程下载设计文件278

附录C GW48 EDA系统使用说明281

C.1 GW48教学实验系统原理与使用介绍281

C.1.1 GW48系统使用注意事项281

C.1.2 GW48系统主板结构与使用方法281

C.2.1 实验电路信号资源符号图说明288

C.2 实验电路结构图288

C.2.2 各实验电路结构图特点与适用范围289

C.2.3 GW48 EDA系统结构图信号名与芯片引脚对照表297

C.3 基于GW48 EDA系统的PLD实验操作303

C.3.1 新建8位加法器设计项目303

C.3.2 编辑8位加法器文本文件303

C.3.3 仿真设计文件304

C.3.4 引脚锁定304

C.3.5 编程下载与硬件验证305

附录D Quartus Ⅱ的宏函数和强函数306

D.1 宏函数（Macrofunctions）306

D.2 强函数（Megafunctions）313

主要参考文献315