图书介绍

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Xilinx新一代FPGA设计套件Vivado应用指南
  • 孟宪元,陈彰林,陆佳华编著 著
  • 出版社: 北京:清华大学出版社
  • ISBN:7302366837
  • 出版时间:2014
  • 标注页数:331页
  • 文件大小:156MB
  • 文件页数:346页
  • 主题词:可编程序逻辑器件-系统设计-指南

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图书目录

第1章 Vivado设计套件1

1.1 单一的、共享的、可扩展的数据模型2

1.2 标准化XDC约束文件——SDC3

1.3 多维度解析布局器4

1.4 IP封装器、集成器和目录6

1.5 Vivado HLS把ESL带入主流8

1.6 其他特性10

1.6.1 快速的时序收敛10

1.6.2 提高器件利用率11

1.6.3 增量设计技术11

1.6.4 Tcl特性12

1.7 Vivado按键流程执行设计项目13

1.7.1 KC705开发板实现计数器14

1.7.2 在Nexys4开发板实现计数器18

第2章 7系列FPGA架构和特性21

2.1 7系列结构特点21

2.1.1 采用统一的7系列架构21

2.1.2 高性能和低功耗结合的工艺23

2.2 扩展7系列的UltraScale架构25

2.3 可配置逻辑模块CLB27

2.3.1 Slice的结构和功能28

2.3.2 SliceM配置为SRL29

2.3.3 SliceM配置为分布式RAM31

2.4 7系列专用模块:Block RAM/FIFO和DSP模块34

2.4.1 Block RAM/FIFO34

2.4.2 DSP模块38

2.4.3 I/O模块42

2.4.4 时钟资源44

2.5 由RTL代码推论实验49

2.5.1 计数器程序49

2.5.2 实验结果50

第3章 创建设计项目53

3.1 wave-gen设计概述53

3.2 启动Vivado58

3.3 仿真设计66

3.3.1 添加仿真需要的信号67

3.3.2 运行仿真和分析仿真结果68

3.4 利用时钟向导配置时钟子系统69

3.5 产生IP集成器子系统设计71

3.5.1 产生IP集成器模块设计71

3.5.2 定制IP72

3.5.3 完成子系统设计74

3.5.4 产生IP输出产品75

3.5.5 例示IP到设计中76

第4章 RTL级分析和设计网表文件78

4.1 网表文件78

4.1.1 设计项目数据库78

4.1.2 网表文件79

4.1.3 推演的设计网表文件79

4.1.4 综合的设计网表文件81

4.1.5 实现的设计网表文件82

4.2 RTL设计分析83

4.2.1 RTL网表文件84

4.2.2 RTL设计规则校验84

4.2.3 浏览设计的层次85

4.2.4 平面规划布图85

4.2.5 时钟规划布图86

4.3 网表文件的设计对象86

4.3.1 通过get_*命令来寻找网表中的对象87

4.3.2 设计层次87

4.3.3 pin的层次与名称87

4.3.4 层次展平化88

4.3.5 Nets的层次分段88

4.4 设计对象特性88

4.4.1 查看对象的特性89

4.4.2 Cell的特性90

4.4.3 Port的特性91

4.4.4 Pin的特性91

4.4.5 用户自定义特性92

4.4.6 使用特性过滤对象92

4.5 对象连通性93

4.5.1 层次结构下get_pins命令的使用94

4.5.2 GUI的使用94

4.5.3 图形化帮助界面96

4.6 RTL分析实例97

本章小结102

第5章 设计综合和基本时序约束103

5.1 设计综合103

5.1.1 Vivado IDE的综合环境104

5.1.2 Vivado IDE综合常用设置104

5.1.3 Vivado IDE综合流程106

5.1.4 Vivado支持SystemVerilog107

5.1.5 Vivado工具的特点107

5.2 基本的时序约束108

5.2.1 静态时序通道108

5.2.2 建立时间和保持时间校验109

5.2.3 输入和输出的时序约束110

5.2.4 编辑静态时序约束113

5.2.5 约束查看器115

5.3 综合报告116

5.3.1 利用率分析报告116

5.3.2 时序报告摘要117

5.3.3 时钟网络分析(report_clock_network)119

5.3.4 时钟关连分析(report_clock_interaction)119

5.3.5 设计规则检查(report_drc)120

5.3.6 噪声分析(report_ssn)120

5.3.7 使用资源分析(report_utilization)121

5.3.8 设计功耗分析(report_power)122

5.3.9 功耗利用的细节122

5.4 综合实例123

5.4.1 运行综合设计123

5.4.2 执行基本的网表分析125

5.4.3 在时序约束管理器窗口校验存在的时序约束127

本章小结131

第6章 设计实现与静态时序分析132

6.1 设计实现流程132

6.1.1 网表优化(opt_design)132

6.1.2 功率优化(power_opt_design)134

6.1.3 布局设计(place_design)134

6.1.4 物理优化(phys_opt_design)135

6.1.5 布线设计(route_design)135

6.2 设计实现报告136

6.3 基础的静态时序分析139

6.4 实现后的设计分析141

6.4.1 在Device窗口观察时序通道142

6.4.2 在原理图窗口中观察时序通道143

6.4.3 FPGA编辑器143

6.4.4 产生位流文件145

6.5 设计实现实例146

6.5.1 完成设计实现146

6.5.2 资源利用率报告147

6.5.3 生成基本时序报告148

6.5.4 分析设计中关键时序通道148

6.5.5 利用iMPACT编程KC705演示卡152

本章小结153

第7章 Tcl命令设计项目154

7.1 Tcl的基本知识154

7.1.1 变量155

7.1.2 命令替换155

7.1.3 数学表达式156

7.1.4 反斜杠替换156

7.2 基于项目的设计156

7.2.1 设计项目目录和文件156

7.2.2 项目运行管理器158

7.2.3 管理运行160

7.2.4 约束管理161

7.2.5 基于项目设计流程实例162

7.3 非项目的批作业流程167

7.3.1 产生RTL设计的推敲过的网表文件168

7.3.2 产生综合设计168

7.3.3 随后的进程169

7.3.4 约束管理169

7.3.5 非项目批作业流程实例170

7.4 脚本文件编写175

第8章 同步设计技术179

8.1 概述179

8.1.1 同步设计179

8.1.2 异步输入信号180

8.1.3 亚稳态信号存在的危害181

8.2 单比特同步电路182

8.2.1 求解亚稳态182

8.2.2 亚稳态的消释电路182

8.2.3 单比特同步电路的约束条件183

8.2.4 单比特同步电路的跨时钟域约束184

8.2.5 复位桥185

8.3 总线同步电路186

8.3.1 总线一致性186

8.3.2 低速总线同步电路187

8.3.3 总线同步电路的约束187

8.3.4 同步计数序列188

8.3.5 时钟交互FIFO的结构191

8.3.6 时钟交互FIFO的约束191

8.4 时钟和同步器193

8.4.1 时钟之间的关系193

8.4.2 分析时钟交互194

8.4.3 时钟交互分析报告195

8.4.4 使用最大延迟分析时钟交互196

8.5 复位实验196

8.5.1 异步复位实验196

8.5.2 无复位实验200

8.5.3 同步复位实验202

8.5.4 高扇出同步复位实验204

本章小结207

第9章 HDL编码技巧208

9.1 概述208

9.2 控制集Control Sets210

9.2.1 FPGA中的寄存器资源210

9.2.2 控制集Control Sets212

9.3 控制信号设计要点216

9.3.1 控制端口使用规则216

9.3.2 控制信号的问题216

9.3.3 低电平有效控制信号的问题217

9.4 置位/复位信号的使用218

9.4.1 复位的类型218

9.4.2 全局复位与GSR219

9.4.3 同步置位/复位信号优势219

9.4.4 HDL编码中复位信号同步化220

9.5 其他设计要点221

9.5.1 I/O寄存器使用要点221

9.5.2 Block RAM使用要点222

9.5.3 时钟使能要点222

9.5.4 DSP应用中的加法器树222

9.5.5 综合选项要点223

9.5.6 编码方式改善可靠性、性能、功耗223

9.6 设计实例224

本章小结230

第10章 时序收敛231

10.1 基线——Baselining231

10.1.1 求解时序收敛231

10.1.2 基线设计232

10.1.3 设置时序报告找根源233

10.1.4 综合/优化后的时序结果234

10.1.5 布局布线后的时序结果235

10.1.6 提取时序信息236

10.2 解决常见的时序瓶颈236

10.2.1 高扇出网线236

10.2.2 长逻辑通道237

10.3 最后里程的策略239

10.3.1 时序达标的策略239

10.3.2 综合的策略240

10.3.3 物理优化241

10.3.4 实现的策略243

10.3.5 增量布局244

10.3.6 关键电路预先布线245

10.3.7 避免过渡约束245

10.4 时序收敛实验246

10.4.1 基线方法时序收敛流程246

10.4.2 优化内部路径——基线247

10.4.3 执行设计的基线实现250

10.4.4 生成时序报告和分析路径250

10.4.5 优化整个芯片253

10.4.6 添加时序例外和精细调整设计254

本章小结254

第11章 硬件诊断255

11.1 设计诊断概述255

11.1.1 诊断方法255

11.1.2 Vivado逻辑分析仪256

11.1.3 Vivado逻辑诊断好处256

11.2 Vivado逻辑诊断IP核257

11.2.1 ILA核258

11.2.2 VIO核258

11.2.3 标志诊断259

11.2.4 诊断核集线器259

11.3 逻辑诊断探测流程259

11.3.1 网表插入流程260

11.3.2 HDL例示流程262

11.4 硬件诊断实验263

11.4.1 HDL例示法添加ILA核263

11.4.2 系统内诊断uart_led设计267

11.4.3 网表插入法添加诊断核274

11.4.4 添加VIO诊断核277

第12章 Vivado HLS281

12.1 高级综合281

12.1.1 高级综合的调度和装配281

12.1.2 数据通道+控制器架构282

12.1.3 理解Vivado HLS285

12.2 高级综合的优化方法291

12.3 Vivado HLS设计例子292

12.3.1 HLS工具的流程292

12.3.2 HLS生成IP核298

第13章 嵌入式系统Zynq设计305

13.1 Zynq概述305

13.2 Zynq设计入门306

13.2.1 Vivado工程创建306

13.2.2 由Vivado创建Zynq嵌入式系统308

13.2.3 SDK应用程序编写313

13.3 ZYNQ嵌入式系统调试方法320

13.3.1 Vivado硬件调试320

13.3.2 使用SDK进行ZYNQ debug323

13.4 Booting Linux on ZedBoard327

13.4.1 创建FSBL.elf327

13.4.2 从SD卡启动Linux328

13.4.3 从QSPI启动Linux330

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