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目录1

第1章 处理器设计1

1.1 微处理器的发展史1

1.2 指令集处理器设计2

1.2.1 数字系统设计2

1.2.2 体系结构、逻辑实现和物理实现3

1.2.3 指令集体系结构4

1.2.4 动态静态界面5

1.3 处理器性能法则6

1.3.1 处理器性能公式7

1.3.2 处理器性能优化7

1.3.3 性能评价方法8

1.4 指令级并行处理10

1.4.1 从标量到超标量10

1.4.2 指令级并行的极限15

1.4.3 指令级并行的机器17

1.5 小结21

1.6 习题22

第2章 流水线处理器24

2.1 流水线基础24

2.1.1 流水线设计24

2.1.2 算术流水线的实例27

2.1.3 流水线理想假设30

2.1.4 指令流水线32

2.2.1 保持流水段均衡34

2.2 流水线处理器设计34

2.2.2 统一指令类型38

2.2.3 减少流水线停顿44

2.2.4 产品化的流水线处理器54

2.3 深流水线处理器59

2.4 小结61

2.5 习题61

第3章 超标量结构63

3.1 标量流水线的局限性63

3.1.1 标量流水线吞吐率的上限63

3.1.3 严格流水线导致的性能损失64

3.1.2 低效的统一流水线64

3.2 人标量流水线到超标量流水线65

3.2.1 并行流水线65

3.2.2 多配置流水线67

32.3 动态流水线69

3.3 超标量流水线综述71

3.3.1 取指72

3.3.2 指令译码74

3.3.3 指令分派76

3.3.4 指令执行79

3.3.5 指令的完成和提交81

3.4 小结82

3.5 习题83

第4章 超标量技术85

4.1 指令流技术85

4.1.1 程序控制流和控制相关85

4.1.2 分支造成的性能损失86

4.1.3 分支预测技术88

4.1.4 分支预测失败的恢复91

4.1.5 先进的分支预测技术93

4.1.6 其他指令流技术96

4.2 寄存器数据流技术97

4.2.1 寄存器重用和假数据相关97

4.2.2 寄存器重命名技术98

4.2.3 数据相关和数据流极限101

4.2.4 经典的Tomasulo算法102

4.2.5 动态执行内核107

4.2.6 保留站和再定序缓冲109

4.2.7 动态指令调度器111

4.2.8 其他寄存器数据流技术111

4.3 存储器数据流技术112

4.3.1 存储器访问指令113

4.3.2 存储器层次结构114

4.3.3 存储器访问的排序120

4.3.4 载入旁路和载入定向121

4.3.5 其他存储器数据流技术124

4.4 小结127

4.5 习题128

第5章 PowerPC 620136

5.1 简介136

5.2 实验框架138

5.3 取指139

5.3.1 分支预测140

5.3.2 取指和推测141

5.4 指令分派142

5.4.1 指令缓冲142

5.4.2 分派停顿142

5.4.3 分派效率144

5.5.2 并行执行145

5.5.1 发射停顿145

5.5 指令执行145

5.5.3 执行延迟146

5.6 指令完成146

5.6.1 完成并行度146

5.6.2 cache的影响147

5.7 结论和评价148

5.8 IBM POWER3和POWER4149

5.9 小结151

5.10 习题151

第6章 Intel P6微体系结构153

6.1 简介153

6.1.1 P6微体系结构基础155

6.2 流水线156

6.2.2 乱序执行的内核流水线157

6.2.1 按序执行的前端流水线157

6.2.3 指令提交流水线158

6.3 按序执行的前端159

6.3.1 指令缓存与ITLB159

6.3.2 分支预测161

6.3.3 指令译码器（ID）163

6.3.4 寄存器别名表165

6.3.5 分配器170

6.4 乱序执行的内核171

6.4.1 保留站171

6.5.1 再定序缓冲172

6.5 指令提交172

6.6 存储子系统175

6.6.1 存储器访问顺序176

6.6.2 存储器load操作176

6.6.3 基本存储器存储操作177

6.6.4 延期存储器操作177

6.6.5 页故障177

6.7 小结178

6.8 习题178

第7章 超标量处理器概览180

7.1 超标量微处理器的发展180

7.1.1 单处理器并行的早期发展：IBM Stretch180

7.1.2 第一个超标量设计：IBM高级计算机系统182

7.1.3 指令级并行研究186

7.1.4 DAE的副产品：第一个多指令译码的实现186

7.1.5 IBM的Cheetah,Panther和America187

7.1.6 分离的微体系结构188

7.1.7 20世纪80年代其他的设计方案188

7.1.8 超标量被广泛接受189

7.2 对目前设计的分类190

7.2.1 对RISC和CISC的翻新190

7.2.2 Alpha：一种侧重于时钟周期的体系结构192

7.2.3 POWER系列：侧重于增强指令的体系结构192

7.3 处理器介绍193

7.2.4 体系结构修订193

7.3.1 Compaq/DEC Alpha194

7.3.2 HP的PA-RISC 1.0版本197

7.3.3 HP的PA RISC 2.0版本200

7.3.4 Intel 1960201

7.3.5 Intel IA32203

7.3.6 MIPS210

7.3.7 Motorola 68060/1993213

7.3.8 Motorola 88 110/1991214

7.3.9 IBM POWER215

7.3.10 PowerPC219

7.3.11 SPARC第8版222

7.3.12 SPARC第9版本224

7.3.13 其他超标量处理器226

8.1 简介235

第8章 高级寄存器数据流技术235

8.2 值局部性和冗余执行237

8.2.1 值局部性的缘由237

8.2.2 量化值局部性238

8.3 非预测的值局部性利用239

8.3.1 记忆法240

8.3.2 指令重用241

8.3.3 基本块和trace重用244

8.3.4 数据流区域重用244

8.3.5 结论244

8.4.2 值预测245

8.4 带预测的值局部性利用245

8.4.1 弱相关模型245

8.4.3 值预测单元246

8.4.4 使用预测值的推断执行249

8.4.5 值预测的性能255

8.4.6 结论256

8.5 小结257

8.6 习题257

第9章 执行多线程259

9.1 介绍259

9.2 共享存储器线程的同步261

9.3.1 完全共享存储器，单位延迟以及无竞争263

9.3 多处理机系统介绍263

9.3.2 写操作的瞬时传播264

9.3.3 一致的共享存储器264

9.3.4 实现cache一致性266

9.3.5 多级cache、包含以及虚拟存储器269

9.3.6 存储一致性270

9.3.7 一致性存储器接口273

9.3.8 结论275

9.4 显式多线程处理器275

9.4.1 单芯片多处理器276

9.4.2 粒度多线程278

9.4.3 粗粒度多线程278

9.4.4 同时多线程280

9.5 隐式多线程处理器285

9.5.1 化解控制相关285

9.5.2 寄存器数据相关化解288

9.5.3 存储器数据相关化解289

9.5.4 结论291

9.6 执行相同的线程291

9.6.1 错误发现292

9.6.2 预取293

9.6.3 分支化解294

9.6.4 结论294

9.7 小结294

9.8 习题295