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1.1　设计方法的变迁1

第1章 HDL设计方法简介1

1.2　Verilog语言的特点2

1.2.1 Verilog的由来2

1.2.2 HDL与原理图2

1.2.3 Verilog和VHDL3

1.2.4 Verilog和C语言4

1.3 HDL的设计与验证流程5

1.4 问题与思考7

第2章 Verilog语言基础9

2.1 Top-Down和Bottom-Up9

2.2.1 实例10

2.2 Verilog的3种描述方法10

2.2.2 3种描述方法13

2.3 基本词法14

2.4 模块和端口15

2.5 编译指令16

2.6 逻辑值与常量17

2.6.1 逻辑值17

2.6.2 常量18

2.7 变量类型19

2.7.1 线网类型19

2.7.2 寄存器类型19

2.7.4 驱动和赋值20

2.7.3 变量的物理含义20

2.8 参数22

2.9 Verilog中的并发与顺序22

2.10 操作数、操作符和表达式23

2.10.1 操作符23

2.10.2 二进制数值26

2.10.3 操作数26

2.11 系统任务和系统函数28

2.11.1 显示任务28

2.11.2　文件输入／输出任务28

2.12　小结29

2.13　问题与思考29

2.11.3　其他系统任务和系统函数29

第3章 描述方式和设计层次31

3.1　描述方式31

3.2　数据流描述31

3.2.1 数据流31

3.2.2　连续赋值语句31

3.2.3 延时33

3.2.4　多驱动源线网34

3.3　行为描述36

3.3.1　行为描述的语句格式36

3.3.2　过程赋值语句40

3.3.3 语句组43

3.3.4　高级编程语句44

3.4　结构化描述50

3.4.1 实例化模块的方法52

3.4.2　参数化模块53

3.5 设计层次57

3.5.1 系统级和行为级57

3.5.2　RTL级59

3.5.3 门级60

3.5.4 晶体管级60

3.5.5　混合描述60

3.6　实例：CRC计算与校验电路60

3.6.1 CRC10校验，行为级61

3.6.2 CRC10计算电路，RTL级62

3.8　问题与思考64

3.7 小结64

第4章 RTL概念与RTL级建模65

4.1 RTL与综合的概念65

4.2　RTL级设计的基本要素和步骤65

4.3 常用的RTL级建模67

4.3.1 阻塞赋值、非阻塞赋值和连续赋值67

4.3.2　寄存器电路建模68

4.3.3　组合逻辑建模70

4.3.4　双向端口与三态信号建模72

4.3.5　Mux建模73

4.3.6　存储器建模74

4.3.7　简单的时钟分频电路75

4.3.9 同步复位和异步复位77

4.3.8 串并转换建模77

4.3.10　使用case和if...else语句建模81

4.3.11　可综合的Verilog语法子集87

4.4 设计实例：CPU读写PLD寄存器接口87

4.5 小结92

4.6　问题与思考92

第5章 RTL设计与编码指导93

5.1　一般性指导原则93

5.1.1 面积和速度的平衡与互换原则94

5.1.2　硬件原则103

5.1.3 系统原则105

5.2.1 同步设计原则107

5.2 同步设计原则和多时钟处理107

5.2.2　亚稳态109

5.2.3 异步时钟域数据同步111

5.3　代码风格113

5.3.1　代码风格的分类113

5.3.2　代码风格的重要性113

5.4　结构层次设计和模块划分114

5.4.1　结构层次化编码（Hierarchical Coding）114

5.4.2　模块划分的技巧（Design Partitioning）115

5.5　组合逻辑的注意事项116

5.5.1 always组合逻辑信号敏感表116

5.5.2　组合逻辑反馈环路117

5.5.3　脉冲产生器118

5.5.4　慎用锁存器（Latch）119

5.6　时钟设计的注意事项120

5.6.1 内部逻辑产生的时钟120

5.6.2　Ripple Counter121

5.6.3 时钟选择121

5.6.4　门控时钟121

5.6.5　时钟同步使能端122

5.7　RTL代码优化技巧123

5.7.1 使用Pipelining技术优化时序123

5.7.2　模块复用与资源共享123

5.7.3　逻辑复制125

5.7.4　香农扩展运算127

5.8　小结129

5.9　问题与思考130

第6章 如何写好状态机131

6.1　状态机的基本概念131

6.1.1　状态机是一种思想方法131

6.1.2　状态机的基本要素及分类133

6.1.3　状态机的基本描述方式133

6.2　如何写好状态机134

6.2.1　评判FSM的标准134

6.2.2　RTL级状态机描述常用的语法135

6.2.3　推荐的状态机描述方法138

6.2.4　状态机设计的其他技巧151

6.3　使用Synplify Pro分析FSM154

6.5　问题与思考157

6.4　小结157

第7章 逻辑验证与Testbench编写159

7.1　概述159

7.1.1　仿真和验证159

7.1.2　什么是Testbench160

7.2　建立Testbench，仿真设计161

7.2.1 编写仿真激励162

7.2.2　搭建仿真环境172

7.2.3　确认仿真结果173

7.2.4　编写Testbench时需要注意的问题175

7.3.1　设计简介177

7.3　实例：CPU接口仿真177

7.3.2　一种Testbench178

7.3.3　另外一种Testbench182

7.4　结构化Testbench183

7.4.1　任务和函数184

7.4.2　总线功能模型（BFM）184

7.4.3　测试套具（Harness）185

7.4.4　测试用例（Testcase）185

7.4.5　结构化Testbench186

7.5　实例：结构化Testbench的编写188

7.5.1　单顶层Testbench188

7.5.2　多项层Testbench191

7.6　扩展Verilog的高层建模能力192

7.8　问题与思考193

7.7　小结193

第8章 Verilog语义和仿真原理195

8.1　从一个问题说起195

8.2　电路与仿真196

8.2.1 电路是并行的196

8.2.2　Verilog是并行语言197

8.2.3　Verilog仿真语义197

8.3　仿真原理198

8.3.1　Verilog的仿真过程198

8.3.2　仿真时间202

8.3.4　进程203

8.3.3　事件驱动203

8.3.5　调度204

8.3.6　时序控制（Timing Control）205

8.3.7　进程、事件和仿真时间的关系205

8.3.8　Verilog语言的不确定性205

8.4　分层事件队列与仿真参考模型206

8.4.1 分层事件队列206

8.4.2　仿真参考模型206

8.5　时序模型与延时207

8.5.1　仿真模型（Simulation Model）207

8.5.2　时序模型（Timing Model）208

8.5.3　案例分析208

8.5.4　在Verilog语言中增加延时210

8.6.1　本质213

8.6　再谈阻塞与非阻塞赋值213

8.6.2　案例分析216

8.7　如何提高代码的仿真效率219

8.8　防止仿真和综合结果不一致219

8.9 小结220

8.10　问题与思考220

第9章 设计与验证语言的发展趋势221

9.1 设计与验证语言的发展历程221

9.1.1 HDL语言221

9.1.2 C/C++和私有的验证语言222

9.1.3 Accellera和IEEE的标准化工作222

9.2.2 一些尝试223

9.2.3 下一代的Verilog语言223

9.2 硬件设计语言的发展现状和走向223

9.2.1 HDL的竞争223

9.2.4 SystemC224

9.3 验证语言的发展现状和走向225

9.3.1 验证方法225

9.3.2 HVL标准化进程225

9.3.3 HVL的新需求226

9.4 总结和展望226

9.5 小结226

9.6 问题与思考226

附录 Verilog关键字列表227