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第1章EDA技术概述1

1.1 EDA技术简介1

1.2 EDA技术的发展和优势2

1.2.1 EDA技术的发展2

1.2.2 EDA技术的优势3

1.3硬件描述语言（HDL）4

1.3.1原理图设计方法4

1.3.2 HDL的设计方法4

1.3.3 HDL设计方法与传统原理图设计方法的比较5

1.4综合6

1.5基于HDL的设计方法7

1.6 EDA工程的设计流程8

1.7 EDA集成开发工具简介10

1.8 IP核12

1.9小结12

1.10习题13

第2章 可编程逻辑器件基础14

2.1可编程逻辑器件概述14

2.1.1可编程逻辑器件的发展过程14

2.1.2可编程逻辑器件的分类15

2.2 PROM、 PLA、 PAL和GAL的基本结构16

2.2.1逻辑电路符号的表示方法16

2.2.2 PLD器件的基本结构17

2.2.3 PROM的基本结构17

2.2.4 PLA的基本结构17

2.2.5 PAL和GAL的基本结构18

2.2.6 PROM、 PLA、 PAL和GAL电路的结构特点20

2.3 CPLD的基本结构和工作原理21

2.3.1 CPLD的基本结构21

2.3.2 Altera公司的CPLD23

2.4 FPGA的结构和工作原理26

2.4.1 FPGA的基本结构27

2.4.2 Altera公司的FPGA29

2.5 CPLD/FPGA的应用选型33

2.6小结34

2.7习题34

第3章Quartus Ⅱ开发软件应用36

3.1 Quartus Ⅱ软件设计流程36

3.2 Quartus Ⅱ软件安装36

3.3创建工程文件43

3.3.1建立工程43

3.3.2建立设计文件48

3.3.3原理图输入方法50

3.3.4文本输入设计方法52

3.3.5编译53

3.4约束输入53

3.4.1器件选择53

3.4.2引脚分配及验证54

3.4.3使用“Assignment Editor”和“ Settings”对话框54

3.5综合和仿真58

3.5.1使用Quartus Ⅱ的集成综合58

3.5.2使用Quartus Ⅱ的仿真器进行仿真设计59

3.6下载配置62

3.6.1 JTAG模式62

3.6.2 AS模式62

3.7实例：3线-8线译码器设计与仿真63

3.7.1实例简介63

3.7.2实例目的63

3.7.3实例内容63

3.8小结68

3.9习题68

第4章Verilog HDL的基本语法69

4.1 Verilog简介69

4.1.1 Verilog HDL的发展过程69

4.1.2 Verilog HDL与C语言的比较70

4.2 Verilog HDL设计举例72

4.3 Verilog模块的结构74

4.4 Verilog HDL的要素与表达式78

4.4.1注释79

4.4.2常量79

4.4.3变量80

4.4.4操作符82

4.4.5字符串、关键字、标识符89

4.5赋值语句89

4.5.1连续赋值90

4.5.2过程赋值91

4.5.3连续赋值和过程赋值的不同94

4.6块语句95

4.6.1顺序语句块（begin-end）95

4.6.2并行语句块（fork-join）96

4.6.3起始时间和结束时间97

4.7条件语句97

4.7.1 if-else语句97

4.7.2 case语句98

4.7.3比较if- else嵌套与case语句100

4.8循环语句100

4.8.1 for语句100

4.8.2 forever语句101

4.8.3 repeat语句101

4.8.4 while语句102

4.9过程语句102

4.9.1 initial语句102

4.9.2 always语句104

4.10任务与函数106

4.10.1任务107

4.10.2函数109

4.11预编译指令110

4.11.1宏定义语句（’define、 ’undef）110

4.11.2文件包含语句（’include）111

4.11.3时间尺度（’timescale ）113

4.11.4条件编译指令（’ifdef、 ’else、’endif ）113

4.12小结114

4.13习题114

第5章Verilog设计的层次与常用模块设计116

5.1 Verilog设计的层次116

5.2行为描述116

5.3数据流描述117

5.4结构描述117

5.4.1 Verilog内置门元件117

5.4.2门元件的调用118

5.5基本组合逻辑电路设计119

5.5.1与非门电路120

5.5.2或非门电路121

5.5.3异或门电路122

5.5.4三态门电路122

5.5.5编码器123

5.5.6译码器124

5.5.7 BCD-七段显示译码器126

5.5.8 2选1数据选择器128

5.5.9 4选1数据选择器129

5.5.10数值比较器130

5.5.11总线缓冲器131

5.6基本时序电路设计132

5.6.1触发器132

5.6.2寄存器133

5.6.3计数器134

5.6.4串-并转换器135

5.7加法器设计136

5.7.1并行加法器137

5.7.2流水线加法器137

5.8乘法器设计139

5.8.1并行乘法器139

5.8.2查找表乘法器140

5.9乘累加器设计142

5.10小结143

5.11习题143

第6章 宏功能模块设计144

6.1算术运算模块库144

6.1.1算术运算模块库模块列表144

6.1.2乘法器模块设计举例144

6.1.3计数器模块设计举例148

6.2逻辑门库151

6.2.1逻辑门库宏模块列表151

6.2.2 3线-8线译码器模块设计举例152

6.3 I/O模块库154

6.4存储器模块库155

6.4.1存储区模块库宏模块及功能描述155

6.4.2参数化RAM模块设计举例156

6.5小结157

6.6习题157

第7章 可综合设计与优化158

7.1可综合设计158

7.1.1综合的概念及其过程158

7.1.2可综合模型的设计159

7.1.3综合结果的验证161

7.2 Verilog HDL设计优化162

7.2.1公因子和公因子表达式162

7.2.2算术表达式优化163

7.2.3运算符优化163

7.2.4循环语句的优化163

7.3面积与速度的折中164

7.3.1速度换面积164

7.3.2面积换速度165

7.4有限状态机设计166

7.4.1有限状态机的设计步骤166

7.4.2有限状态机编码方式167

7.4.3用Verilog HDL设计可综合的状态机的指导原则167

7.4.4状态机的3种设计风格168

7.5小结175

7.6习题175

第8章 系统仿真与ModelSim软件使用176

8.1系统任务与函数176

8.2用户自定义原语180

8.3应用Testbench仿真验证181

8.3.1基本结构181

8.3.2验证过程182

8.3.3验证的全面性与代码覆盖率分析185

8.4应用ModelSim软件仿真190

8.4.1软件简介190

8.4.2 ModelSim软件的安装过程191

8.4.3使用ModelSim进行设计仿真192

8.4.4在Quartus 11中直接调用ModelSim196

8.5实例：4位全加器设计及ModelSim仿真200

8.5.1实例简介200

8.5.2实例目的200

8.5.3实例内容200

8.6小结205

8.7习题205

第9章 数字设计实例206

9.1卷积编码Verilog HDL设计206

9.1.1卷积码的编码工作原理206

9.1.2卷积码的Verilog实现207

9.1.3卷积码的ModelSim仿真208

9.2通用异步收发器的Verilog HDL设计与验证209

9.2.1通用异步收发器的规范209

9.2.2电路结构设计210

9.2.3 UART控制电路模块的代码设计与分析212

9.2.4发送电路的代码设计与仿真分析216

9.2.5接收电路的代码设计与仿真220

9.2.6 U ART系统仿真225

9.2.7 UART自动测试Testbench228

9.3小结231

9.4习题231

第10章C/C ++语言开发可编程逻辑器件232

10.1基于C/C++的硬件设计方法232

10.2硬件设计的C++数据类型233

10.2.1 ac_ int型233

10.2.2 ac_ fixed型233

10.3 C/C++FIR滤波器设计234

10.3.1直接型FIR滤波器234

10.3.2奇对称FIR滤波器235

10.3.3转置型FIR滤波器235

10.4 C++滤波器的可编程逻辑实现及验证236

10.4.1 C++FIR滤波器的实现236

10.4.2 FIR滤波器的验证244

10.5小结245

10.6习题247

附录Quartus Ⅱ支持的Verilog结构248

附录A Quartus Ⅱ对Verilog的支持情况1248

附录B Quartus Ⅱ对Verilog的支持情况2249

参考文献250