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第一部分 高性能低功耗三维集成电路设计3

第1章 三维集成电路的硅通孔布局3

1.1 引言3

1.2 研究现状5

1.3 基础知识5

1.3.1 三维集成电路设计6

1.3.2 最大允许硅通孔数7

1.3.3 最小硅通孔数9

1.3.4 线长和硅通孔数的折衷10

1.4 三维集成电路物理设计流程10

1.4.1 划分11

1.4.2 硅通孔插入和布局12

1.4.3 布线13

1.5 三维全局布局算法14

1.5.1 力驱动布局简介14

1.5.2 三维布局算法简介15

1.5.3 三维集成电路中的单元布局15

1.5.4 硅通孔位置原理中硅通孔的预布局16

1.5.5 三维节点的线长计算17

1.6 硅通孔分配算法18

1.6.1 硅通孔分配算法的最佳解18

1.6.2 基于MST的硅通孔分配19

1.6.3 基于布局的硅通孔分配21

1.7 实验结果22

1.7.1 线长和运行时间比较22

1.7.2 金属层和硅面积比较25

1.7.3 线长和硅通孔数折衷25

1.7.4 线长，管芯面积和管芯数折衷25

1.7.5 硅通孔协同布局与硅通孔位置对照27

1.7.6 硅通孔尺寸影响30

1.7.7 时序和功耗比较30

1.8 结论32

参考文献32

第2章 三维集成电路斯坦纳布线35

2.1 引言35

2.2 研究现状37

2.3 基础知识38

2.3.1 问题表述38

2.3.2 研究方法简介39

2.4 三维斯坦纳树构建39

2.4.1 算法简介39

2.4.2 计算连接点和硅通孔位置41

2.4.3 延时方程优化43

2.5 采用硅通孔重布局进行三维树精化44

2.5.1 算法简介44

2.5.2 可移动范围45

2.5.3 简化热分析45

2.5.4 非线性规划46

2.5.5 整数线性规划48

2.5.6 快速整数线性规划49

2.6 实验结果50

2.6.1 实验参数50

2.6.2 树构建结果51

2.6.3 延时和线长分布52

2.6.4 硅通孔重布局结果52

2.6.5 硅通孔尺寸和寄生效应影响56

2.6.6 键合类型影响58

2.6.7 两管芯和四管芯叠层比较59

2.7 结论61

附录62

参考文献63

第3章 三维集成电路的缓冲器插入65

3.1 引言65

3.2 问题定义66

3.3 研究动机实例67

3.4 延时和转换时间模型68

3.4.1 目标三维集成电路和硅通孔结构68

3.4.2 门延时和转换时间模型68

3.4.3 节点延时和转换时间模型70

3.5 三维Ginneken算法70

3.6 自底向上转换时间传导动态规划71

3.6.1 沉节点产生方法72

3.6.2 时钟转换时间分级和裁剪73

3.6.3 融合方法75

3.6.4 缓冲器插入76

3.6.5 多解跟踪77

3.7 三维集成电路设计方法77

3.8 实验结果79

3.8.1 缓冲器插入结果79

3.8.2 延时柱状图80

3.8.3 硅通孔电容影响81

3.8.4 关键路径分析81

3.9 结论85

参考文献86

第4章 三维集成电路的低功耗时钟布线87

4.1 引言87

4.2 研究现状89

4.3 基础知识89

4.3.1 三维时钟网络的电学和物理模型89

4.3.2 问题描述90

4.4 三维时钟树综合91

4.4.1 简介91

4.4.2 三维抽象树产生91

4.4.3 转换驱动缓冲和插入94

4.5 三维MMM算法扩展96

4.6 实验结果99

4.6.1 模拟设置99

4.6.2 硅通孔数和寄生电容的影响99

4.6.3 穷举搜索结果101

4.6.4 3D-MMM-ext算法结果102

4.6.5 低转换时间三维时钟布线108

4.6.6 电源电压等比例110

4.6.7 与现有工作的比较111

4.7 结论112

参考文献112

第5章 三维集成电路的电源分配网络设计114

5.1 引言114

5.2 研究现状115

5.3 P/G硅通孔对三维集成电路版图的影响116

5.4 不规则电源/地硅通孔布局算法118

5.4.1 串联电阻等效电路118

5.4.2 P/G硅通孔布局等效电路模型119

5.4.3 不规则P/G硅通孔布局算法120

5.4.4 验证方法122

5.5 电源/地硅通孔布局结果122

5.5.1 二维设计和三维设计的IR-压降分析结果123

5.5.2 三维P/G网络拓扑对IR-压降的影响124

5.5.3 不规则P/G硅通孔布局算法126

5.6 硅通孔RC变化126

5.6.1 硅通孔电阻变化127

5.6.2 硅通孔电容变化127

5.6.3 验证方法128

5.7 验证分析结果128

5.7.1 硅通孔RC变化范围的影响129

5.7.2 变化源数目的影响130

5.7.3 C4凸点数目的影响130

5.7.4 硅通孔尺寸的影响131

5.8 结论132

参考文献133

第6章 键合前可测性三维时钟布线134

6.1 引言134

6.2 研究现状135

6.3 基础知识136

6.3.1 三维抽象树产生136

6.3.2 三维MMM算法和键合前测试137

6.4 问题描述和术语137

6.5 键合前可测性时钟布线138

6.5.1 简介138

6.5.2 硅通孔-缓冲器插入139

6.5.3 冗余树插入141

6.5.4 综合142

6.5.5 多管芯扩展143

6.6 线长和转换时间控制缓冲144

6.6.1 采用时钟缓冲器进行线长平衡144

6.6.2 采用时钟缓冲器进行转换速率控制144

6.7 实验结果145

6.7.1 硅通孔-缓冲器和TG模型验证146

6.7.2 取样树和波形147

6.7.3 线长、偏斜和功耗结果148

6.7.4 与单硅通孔方法的比较149

6.7.5 硅通孔上限对功耗的影响152

6.7.6 硅通孔-缓冲器插入的影响153

6.7.7 时钟源位置的影响154

6.7.8 缓冲器负载约束对功耗和转换时间的影响154

6.7.9 硅通孔电容的影响159

6.7.10 硅通孔上限和电容的影响159

6.7.11 与现有工作的比较162

6.8 结论162

参考文献163

第二部分 三维集成电路设计中的电可靠性167

第7章 硅通孔-硅通孔耦合分析与优化167

7.1 引言167

7.2 研究现状168

7.3 硅通孔致耦合模型168

7.3.1 硅通孔致耦合源168

7.3.2 硅通孔-硅通孔耦合模型169

7.4 全芯片信号完整性分析171

7.4.1 全芯片三维信号完整性分析流程171

7.4.2 设计和分析结果171

7.5 硅通孔-硅通孔耦合减小173

7.5.1 为什么硅通孔间距不是有效的173

7.5.2 屏蔽硅通孔以减小耦合174

7.5.3 插入缓冲器以减小耦合177

7.5.4 综合比较179

7.6 结论180

参考文献180

第8章 硅通孔电流聚集效应和电源完整性181

8.1 引言181

8.2 研究现状182

8.3 三维集成电路中的电流聚集效应183

8.3.1 硅通孔中的电流密度分布183

8.3.2 电源线-硅通孔界面184

8.3.3 硅通孔直径与导线厚度比184

8.3.4 电流聚集对IR电压降的影响186

8.4 硅通孔电流聚集建模186

8.4.1 硅通孔模型的三维电阻网络187

8.4.2 转换区建模188

8.4.3 模型准确度188

8.4.4 XY网格尺寸的影响190

8.4.5 芯片级PDN电路模型190

8.5 实验结果191

8.5.1 芯片级噪声分析191

8.5.2 硅通孔网格尺寸的影响194

8.5.3 硅通孔和C4偏移的影响194

8.5.4 电源线密度的影响196

8.5.5 硅通孔和C4数量的影响197

8.5.6 硅通孔直径的影响197

8.5.7 大规模三维PDN中的电源完整性问题197

8.6 结论200

参考文献200

第9章 连线-硅通孔界面原子浓度建模202

9.1 引言202

9.2 研究现状203

9.3 基础知识204

9.3.1 平均失效时间204

9.3.2 晶粒和晶粒边界204

9.4 建模方法和设置205

9.4.1 电迁移方程205

9.4.2 原子通量和原子通量散度206

9.4.3 激活能和原子浓度的影响207

9.4.4 电流的影响207

9.4.5 热和应力的影响208

9.4.6 模型设置208

9.5 实验结果209

9.5.1 电流聚集的影响209

9.5.2 电流方向和密度的影响213

9.5.3 温度的影响214

9.5.4 晶粒大小的影响215

9.5.5 激活能的影响216

9.6 结论216

参考文献217

第三部分 三维集成电路设计中的热可靠性221

第10章 三维集成电路的多目标结构布局221

10.1 引言221

10.2 研究现状223

10.3 仿真基础架构223

10.3.1 微结构模型223

10.3.2 动态功耗模型224

10.3.3 泄漏功耗模型224

10.3.4 热模型225

10.3.5 整体设计流程226

10.4 二维微结构布局227

10.4.1 基于LP的二维布局227

10.4.2 随机细化230

10.5 三维布局扩展231

10.5.1 结构仿真的三维扩展231

10.5.2 垂直覆盖优化232

10.5.3 键合驱动层次划分232

10.5.4 基于LP的三维布局234

10.5.5 三维随机细化235

10.6 实验结果235

10.6.1 实验设置235

10.6.2 与已有三维布局的比较235

10.6.3 布局结果236

10.6.4 优化方法比较239

10.6.5 结构分析241

10.6.6 保真度研究243

10.7 结论245

参考文献245

第11章 三维集成电路的热驱动门级布局248

11.1 引言248

11.2 研究现状248

11.3 研究动机249

11.4 评估流程250

11.4.1 三维集成电路的功耗分析250

11.4.2 GDSII级热分析251

11.5 全局三维布局算法253

11.5.1 设计流程254

11.5.2 力导向的三维布局254

11.5.3 硅通孔分布和对准255

11.6 热耦合布局256

11.6.1 单元移动257

11.6.2 硅通孔移动259

11.6.3 力平衡260

11.7 实验结果261

11.7.1 硅通孔密度均匀度的影响262

11.7.2 与现有工作的比较263

11.7.3 功耗和热图265

11.7.4 温度与线长折中265

11.7.5 运行时间结果267

11.8 结论268

参考文献268

第12章 采用微流通道实现三维集成电路散热270

12.1 引言270

12.2 研究现状271

12.3 布线资源建模272

12.3.1 信号互连272

12.3.2 电源互连274

12.3.3 热互连275

12.4 设计和分析流程276

12.4.1 三维物理设计总览276

12.4.2 电源噪声分析278

12.4.3 T-硅通孔情形的热分析278

12.4.4 MFC情形的热分析279

12.5 实验设计280

12.5.1 经典实验280

12.5.2 改进实验281

12.5.3 寻找最佳响应模型281

12.5.4 使用响应表面模型进行优化282

12.6 实验结果283

12.6.1 实验设置283

12.6.2 二维和三维集成电路设计比较284

12.6.3 T-硅通孔与MFC散热比较285

12.6.4 每次改变一个输入因子286

12.6.5 经典实验288

12.6.6 改进实验：T-硅通孔情形290

12.6.7 改进实验：MFC情形293

12.6.8 与梯度搜索的比较297

12.6.9 讨论298

12.7 结论298

参考文献299

第四部分 三维集成电路设计的机械可靠性303

第13章 三维集成电路的机械可靠性分析和优化303

13.1 引言303

13.2 详细的基准建模304

13.2.1 三维FEA模拟305

13.2.2 硅通孔衬层和焊盘的影响306

13.2.3 铜扩散阻挡层的影响306

13.2.4 应力影响区309

13.2.5 硅的各向异性311

13.3 全芯片可靠性分析312

13.3.1 线性叠加原理313

13.3.2 多个硅通孔的应力分析313

13.3.3 机械可靠性分析313

13.3.4 线性叠加原理的验证314

13.3.5 各向异性硅的处理315

13.3.6 线性叠加法的局限性317

13.3.7 全芯片分析流程319

13.3.8 算法的可扩展性320

13.4 实验结果321

13.4.1 综合比较322

13.4.2 硅通孔间距的影响325

13.4.3 硅通孔相对方向的影响325

13.4.4 硅通孔大小的影响327

13.4.5 焊盘尺寸的影响327

13.4.6 衬层厚度的影响328

13.4.7 芯片工作温度的影响329

13.4.8 模块级三维设计的可靠性330

13.4.9 硅通孔重布局的影响331

13.4.10 各向同性和向异性硅的比较332

13.5 结论332

参考文献332

第14章 机械应力对三维集成电路时序变化的影响334

14.1 引言334

14.2 研究现状335

14.3 基础知识336

14.3.1 硅通孔/STI致机械应力336

14.3.2 应力对迁移率变化的影响337

14.4 设计方法339

14.5 硅通孔致应力下的迁移率变化340

14.5.1 单个硅通孔下迁移率的变化340

14.5.2 多个硅通孔下迁移率的变化342

14.6 STI致应力下的迁移率变化344

14.7 硅通孔和STI致应力同时作用下的迁移率变化348

14.8 机械应力下全芯片三维时序分析351

14.8.1 三维集成电路的时序分析351

14.8.2 迁移率变化下时序库的建立352

14.9 实验结果354

14.9.1 全芯片迁移率变化图354

14.9.2 全芯片时序分析结果354

14.9.3 布局优化结果358

14.9.4 硅通孔直径对时序的影响361

14.10 结论364

参考文献364

第15章 三维集成电路机械应力的芯片/封装协同分析366

15.1 引言366

15.2 研究动机367

15.3 三维集成电路/封装应力模型369

15.3.1 应力张量和冯·米塞斯准则369

15.3.2 三维集成电路/封装的模拟结构370

15.3.3 管芯叠层的影响371

15.3.4 衬底厚度的影响372

15.3.5 多管芯叠层的影响373

15.3.6 各向同性和各向异性硅特性比较374

15.3.7 硅通孔和凸点对准的影响374

15.4 全芯片/封装协同分析376

15.4.1 横向和纵向的线性叠加376

15.4.2 全芯片/封装应力分析流程378

15.4.3 LVLS验证378

15.4.4 全芯片/封装分析算法379

15.5 实验结果381

15.5.1 封装凸点和微凸点的影响382

15.5.2 凸点大小的影响383

15.5.3 硅通孔大小的影响384

15.5.4 间距的影响385

15.5.5 案例一：宽I/O DRAM385

15.5.6 案例二：模块级三维集成电路386

15.6 结论388

参考文献388

第16章 应力致时序变化的三维芯片/封装协同分析390

16.1 引言390

16.2 研究现状391

16.3 应力和迁移率变化模型391

16.3.1 真正的三维芯片/封装应力模型需求391

16.3.2 压阻效应393

16.3.3 迁移率变化：二维与三维应力对照393

16.4 芯片/封装应力对迁移率变化的影响395

16.4.1 线性叠加原理395

16.4.2 芯片/封装单元致迁移率变化397

16.5 芯片/封装应力驱动时序分析398

16.6 实验结果400

16.6.1 二维和三维应力对迁移率与时序的影响400

16.6.2 阻止区尺寸的影响403

16.6.3 案例：模块级三维设计405

16.6.4 案例：宽I/O三维设计406

16.6.5 重要发现和设计准则408

16.7 结论409

参考文献409

第17章 硅通孔界面裂纹分析和优化411

17.1 引言411

17.2 基础知识411

17.2.1 硅通孔界面裂纹411

17.2.2 能量释放率412

17.3 硅通孔界面裂纹建模413

17.3.1 三维有限元分析模拟414

17.3.2 硅通孔衬层和焊盘的影响414

17.3.3 硅通孔间距和角度的影响416

17.3.4 间距和角度的相对重要性418

17.4 基于DOE的全芯片硅通孔界面裂纹模型419

17.4.1 设计实验420

17.4.2 规则硅通孔布局的ERR模型421

17.4.3 不规则硅通孔布局的ERR模型422

17.4.4 ERR模型的准确度424

17.4.5 全芯片分析流程424

17.5 实验结果425

17.5.1 阻止区的影响426

17.5.2 衬层的影响427

17.5.3 模块级三维设计可靠性427

17.5.4 总结和重要发现429

17.6 结论430

参考文献430

第五部分 其他论题433

第18章 利用单片三维集成实现超高密度逻辑设计433

18.1 引言433

18.2 研究现状434

18.3 设计方法435

18.3.1 库的构建435

18.3.2 标准单元设计436

18.3.3 全芯片物理版图438

18.4 单片三维集成电路中的布线拥塞问题440

18.5 额外金属层的影响441

18.5.1 金属层堆叠选择442

18.5.2 4BM情况中通孔堆叠的RC模型442

18.5.3 MI-T设计中的延迟和功耗计算444

18.5.4 仿真结果和讨论444

18.6 减小金属宽度和间距的影响447

18.7 器件和互连按比例缩放的影响451

18.8 结论453

参考文献453

第19章 硅通孔按比例缩小对三维集成电路设计性能的影响454

19.1 引言454

19.2 基础知识455

19.2.1 硅通孔的设计开支455

19.2.2 研究动机456

19.3 库开发流程456

19.3.1 总体开发流程456

19.3.2 互连层457

19.3.3 标准单元库458

19.4 45nm、22nm和16nm库的比较460

19.4.1 门延迟和输入电容460

19.4.2 互连层461

19.4.3 全芯片二维设计462

19.5 全芯片三维集成电路设计和分析方法462

19.6 实验结果463

19.6.1 仿真设置463

19.6.2 对硅面积的影响465

19.6.3 对线长的影响467

19.6.4 对性能的影响468

19.6.5 对功耗的影响469

19.6.6 对管芯数量的影响469

19.7 结论471

参考文献471

第20章 3D-MAPS：具有堆叠存储器的三维大规模并行处理器474

20.1 引言474

20.2 结构设计475

20.2.1 指令集结构475

20.2.2 单核结构476

20.2.3 多核结构476

20.2.4 片外接口477

20.3 基准应用477

20.4 硅通孔和堆叠工艺479

20.5 3D-MAPS的物理设计480

20.5.1 3D-MAPS版图概述480

20.5.2 单核与存储块设计481

20.5.3 顶层设计和电源传输网络483

20.6 3D-MAPS的设计评估和验证485

20.6.1 时序和信号完整性分析485

20.6.2 功耗和电源噪声分析487

20.6.3 DRC和LVS488

20.7 封装和板级设计489

20.8 管芯照片和测量结果491

20.9 结论494

参考文献494

缩略语496