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第1章 绪论1

1.1 VHDL的发展1

1.2 VHDL的特点1

1.3 VHDL设计流程2

1.3.1 接受设计任务3

1.3.2 确定功能要求3

1.3.3 进行设计3

1.3.4 源代码模拟3

1.3.5 综合、优化和布局布线3

1.3.6 布局布线后的设计模拟3

1.3.7 器件编程3

1.4 VHDL综合工具4

1.4.1 QuartusⅡ综合工具4

1.4.2 ISE综合工具6

1.4.3 ModelSim仿真工具6

1.5 CPLD和FPGA概述6

1.5.1 GAL元件6

1.5.2 CPLD6

1.5.3 FPGA7

第2章 VHDL语法基础8

2.1 VHDL描述结构8

2.1.1 库描述8

2.1.2 实体8

2.1.3 结构体8

2.2 结构体的描述9

2.3 进程10

2.3.1 进程语句的格式10

2.3.2 进程的敏感表10

2.4 VHDL数据对象11

2.4.1 信号11

2.4.2 变量11

2.4.3 常量11

2.4.4 TO和DOWNTO关键字12

第3章 数据类型13

3.1 基本数据类型13

3.1.1 整型数据（INTEGER）13

3.1.2 实型数据（REAL＆FLOATING）13

3.1.3 位和位矢量（BIT＆BIT_VECTOR）14

3.1.4 布尔类型数据（BOOLEAN）14

3.1.5 字符与字符串（CHARACTER＆STRING）14

3.1.6 物理类型（PHYSICAL）14

3.1.7 自然数和正整数（NATURAL＆POSITIVE）15

3.2 自定义数据类型15

3.2.1 枚举类型16

3.2.2 整数类型16

3.2.3 实数类型和浮点类型16

3.2.4 数组类型16

3.2.5 存取类型17

3.2.6 文件类型17

3.2.7 记录类型（RECORD）18

3.2.8 时间类型（TIME）18

3.3 数据类型转换19

3.3.1 使用转换函数19

3.3.2 使用类型标记法转换数据类型20

第4章 VHDL操作符及属性21

4.1 VHDL操作符21

4.1.1 赋值操作符21

4.1.2 逻辑操作符21

4.1.3 算术操作符22

4.1.4 关系操作符23

4.1.5 移位操作符24

4.1.6 连接操作符24

4.1.7 操作符重载25

4.2 VHDL的属性26

4.2.1 预定义属性26

4.2.2 值类型属性26

4.2.3 函数类型属性27

4.2.4 信号类型属性30

4.2.5 TYPE类型属性31

4.2.6 RANGE类型属性31

4.2.7 用户自定义属性32

4.3 GENERIC参数传递32

4.4 VHDL设计实例33

4.4.1 十六进制7段译码器33

4.4.2 16位乘16位的乘法器34

4.4.3 波形发生器35

第5章 VHDL中的顺序语句38

5.1 信号赋值语句和变量赋值语句38

5.2 WAIT语句39

5.2.1 WAIT ON39

5.2.2 WAIT UNTIL40

5.2.3 WAITFOR40

5.2.4 多条件等待语句41

5.2.5 超时等待的处理41

5.3 IF语句41

5.4 CASE语句44

5.5 LOOP语句46

5.5.1 FOR LOOP循环47

5.5.2 WHILE LOOP循环47

5.6 NEXT语句48

5.7 EXIT语句49

5.8 RETURN语句49

5.9 NULL语句50

5.10 过程调用语句51

5.11 断言语句52

5.12 REPORT语句53

第6章 VHDL中的并行语句56

6.1 进程语句56

6.2 块语句58

6.3 并行信号代入语句60

6.3.1 并发信号代入语句61

6.3.2 条件信号代入语句62

6.3.3 选择信号代入语句63

6.4 并行断言语句64

6.5 并行过程调用语句65

6.6 参数传递语句66

6.7 元件例化语句67

6.8 生成语句69

6.8.1 FOR-GENERATE模式的生成语句69

6.8.2 IF-GENERATE模式71

第7章 VHDL子程序和元件例化74

7.1 程序包74

7.1.1 程序包的说明75

7.1.2 程序包体的描述75

7.1.3 程序包的使用76

7.2 层次化建模和元件例化76

7.2.1 层次化建模77

7.2.2 元件声明77

7.2.3 端口映射78

7.2.4 GENERIC映射79

7.3 函数和过程80

7.3.1 函数80

7.3.2 全局函数和局部函数81

7.3.3 过程81

7.3.4 全局过程和局部过程82

7.3.5 子程序的重载82

7.3.6 函数和过程的比较83

7.4 元件配置和子程序应用实例83

7.4.1 元件例化实例83

7.4.2 函数应用实例86

第8章 组合逻辑电路设计88

8.1 门电路88

8.1.1 二输入与门电路88

8.1.2 二输入或门电路89

8.1.3 二输入与非门电路90

8.1.4 二输入或非门电路92

8.1.5 反相门电路94

8.1.6 二输入异或门电路95

8.1.7 三输入与非门电路96

8.2 编码器和译码器97

8.2.1 编码器97

8.2.2 译码器101

8.3 多路选择器102

8.4 运算器105

8.4.1 比较器105

8.4.2 加法器106

8.4.3 求补器107

8.5 三态门107

第9章 时序逻辑电路的设计109

9.1 触发器109

9.1.1 D触发器109

9.1.2 JK触发器110

9.1.3 T触发器112

9.1.4 锁存器113

9.2 寄存器和移位寄存器114

9.2.1 寄存器114

9.2.2 移位寄存器115

9.3 计数器118

9.3.1 同步计数器119

9.3.2 异步计数器120

9.4 分频器122

第10章 有限状态机129

10.1 有限状态机概述129

10.2 有限状态机的建模129

10.2.1 状态的处理130

10.2.2 模型的构建130

10.3 状态编码131

10.3.1 顺序码131

10.3.2 枚举类型的编码131

10.3.3 一位有效编码131

10.3.4 综合工具的设置131

10.3.5 定义编码方式的语法格式132

10.3.6 初始化有限状态机132

10.4 有限状态机的设计实例133

10.4.1 Moore有限状态机133

10.4.2 Mealy有限状态机135

10.4.3 交通信号灯137

10.4.4 硬币兑换机140

第11章 扩频通信技术144

11.1 分频器144

11.1.1 偶数分频器的设计144

11.1.2 奇数分频器的设计145

11.1.3 半整数分频器的设计148

11.1.4 大数目分频器的设计149

11.2 循环冗余校验（CRC）151

11.2.1 CRC的基本原理151

11.2.2 CRC的实现方法152

11.2.3 CRC程序的实现152

11.3 快速加法器153

11.3.1 并行加法器154

11.3.2 流水线加法器156

第12章 SAP-1 CPU电路设计159

12.1 SAP-1 CPU及计算机的组成结构简介159

12.2 SAP-1 CPU指令、寻址法、程序设计161

12.3 16x8的ROM设计与仿真162

12.4 SAP-1 CPU设计与仿真164

12.4.1 SAP-1指令周期164

12.4.2 SAP-1 CPU设计165

12.4.3 CPU设计的完整代码172

参考文献175