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第1章 使用VHDL和PLD进行数字系统设计1

1.1 VHDL/PLD设计方法1

1.2需求分析与规范制定3

1.3 VHDL设计描述4

1.4通过仿真进行验证6

1.5测试平台8

1.6功能（行为）仿真10

1.7可编程逻辑器件（PLD）11

1.8 SPLD和22V1013

1.9目标器件的逻辑综合17

1.10布局布线和时序仿真19

1.11编程和目标器件的验证22

1.12 VHDL/PLD设计方法的优点23

1.13 VHDL的发展23

1.14 VHDL在仿真和综合中的应用24

1.15本书的主要目标24

习题24

第2章 实体、结构体和编程风格27

2.1设计单元、库单元和设计实体27

2.2实体说明28

2.3 VHDL语法定义28

2.4端口模式31

2.5结构体32

2.6编程风格33

2.7综合结果与程序风格的关系40

2.8抽象和综合的层次42

2.9层次化设计与电路的结构描述43

习题45

第3章 信号和数据类型50

3.1对象分类和对象类型50

3.2信号对象51

3.3标量类型53

3.4 STD_LOGIC类型56

3.5标量文字（scalar literal）和标量常量（scalar constant）60

3.6复合类型60

3.7数组61

3.8无符号和有符号类型65

3.9复合文字和复合常量66

3.10整型68

3.11可综合的端口类型70

3.12操作符（算子）和表达式71

习题72

第4章 数据流风格的组合逻辑电路设计75

4.1逻辑操作符75

4.2数据流方式结构体中的信号赋值77

4.3选择型信号赋值79

4.4布尔型及相关的操作符80

4.5条件（型）信号赋值81

4.6优先级编码器84

4.7输入无关项与输出无关项85

4.8译码器88

4.9查表法90

4.10三态缓冲器93

4.11避免组合（逻辑）环路95

习题96

第5章 行为风格的组合逻辑电路设计101

5.1行为风格的结构体101

5.2进程语句103

5.3顺序语句104

5.4 case语句104

5.5 if语句107

5.6 loop语句110

5.7变量113

5.8例题：奇偶校验检测器电路114

5.9描述组合逻辑电路的进程综合118

习题119

第6章 事件驱动的仿真123

6.1仿真器类型123

6.2精确化（elaboration）124

6.3信号驱动器127

6.4仿真器内核进程129

6.5仿真初始化130

6.6仿真周期131

6.7信号和变量136

6.8 8延迟141

6.9 8延迟和组合环路144

6.10多重驱动器146

6.11信号属性148

习题151

第7章 组合逻辑电路的测试平台155

7.1设计验证155

7.2组合逻辑电路的功能验证157

7.3一个简单的测试平台157

7.4物理类型159

7.5单进程测试平台160

7.6等待语句162

7.7断言（assert）和报告（report）语句164

7.8基于记录和查找表的测试平台165

7.9计算激励和期望结果的测试平台168

7.10预定义的移位操作符169

7.11根据UUT的功能安排激励顺序170

7.12将UUT与等效模型进行比较172

7.13代码覆盖率和分支覆盖率174

7.14组合逻辑电路的网表验证和时序验证176

7.15使用VITAL和SDF的时序模型179

习题186

第8章 锁存器与触发器189

8.1时序系统及其存储元件189

8.2 D锁存器191

8.3检测时钟边沿195

8.4 D触发器196

8.5使能（门控）触发器200

8.6其他类型的触发器203

8.7 PLD中的基本存储元件205

8.8定时需求与同步输入数据206

习题207

第9章 多位锁存器、寄存器、计数器和存储器209

9.1多位锁存器与寄存器209

9.2移位寄存器211

9.3移位寄存式计数器215

9.4计数器216

9.5检测非时钟信号的边沿224

9.6具有微处理器接口的脉宽调制器228

9.7存储器231

习题235

第10章 有限状态机238

10.1有限状态机238

10.2 FSM的状态图241

10.3三进程FSM的VHDL模型242

10.4创建状态图244

10.5 OSE译码器252

10.6状态编码与状态分配255

10.7状态机可靠性258

10.8禁止逻辑FSM举例261

10.9用摩尔型FSM实现的计数器263

习题265

第11章 ASM图和RTL设计269

11.1算法状态图269

11.2将ASM图转换成VHDL273

11.3系统结构274

11.4连续逼近寄存器设计举例277

11.5时序乘法器设计285

习题291

第12章 子程序293

12.1子程序293

12.2函数296

12.3过程299

12.4数组特性和非受约束数组302

12.5子程序和操作符过载306

12.6类型转换308

习题311

第13章 程序包312

13.1包头和包体312

13.2标准程序包和实际存在的标准程序包314

13.3 STD_LOGIC_1164程序包318

13.4 NUMERIC_STD程序包（IEEE STD 1076.3）322

13.5 STD_LOGIC_ARITH程序包326

13.6 VHDL文本输出程序包327

习题327

第14章 时序系统的测试平台328

14.1简单时序电路的测试平台328

14.2生成系统时钟328

14.3生成系统复位信号331

14.4同步激励的产生和监控331

14.5连续逼近寄存器的测试平台335

14.6时序系统测试平台激励的选择338

14.7使用过程产生激励340

14.8激励过程中的输出验证343

14.9总线功能建模344

14.10响应监控350

习题352

第15章 模块化和层次化设计354

15.1模块和层次的划分354

15.2设计单元和库单元356

15.3设计库357

15.4库单元的使用358

15.5设计实体的直接例化360

15.6元件和设计实体的间接例化362

15.7配置说明366

15.8元件连接371

15.9参数化的设计实体374

15.10参数化的模块库（LPM）376

15.11生成语句378

习题383

第16章 设计实例385

16.1与微处理器兼容的正交译码器/计数器设计385

16.2正交译码/计数器的验证390

16.3参数化的正交译码/计数器394

16.4电子安全锁设计394

16.5电子安全锁的验证405

16.6 RF发射器编码器的设计408

习题413

附录414

参考文献416