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第一篇 FPGA设计基础篇2

第1章 FPGA开发基础知识2

1.1 可编程逻辑器件基础2

1.1.1 可编程逻辑器件概述2

1.1.2 FPGA的发展历史4

1.1.3 FPGA器件开发工具4

1.2 FPGA器件的基础知识5

1.2.1 FPGA芯片的工作原理5

1.2.2 FPGA基本架构7

1.3 FPGA基本开发流程及其工具12

1.3.1 功能定义和器件选型14

1.3.2 设计输入14

1.3.3 功能仿真14

1.3.4 综合优化14

1.3.5 综合后仿真15

1.3.6 实现与布局布线15

1.3.7 时序仿真15

1.3.8 芯片编程与调试15

1.4 FPGA技术的优势及发展趋势17

1.4.1 FPGA技术的开发优势17

1.4.2 FPGA发展趋势18

1.5 本章总结19

第2章 基于Verilog HDL的设计流程20

2.1 Verilog HDL的基本知识20

2.1.1 硬件描述语言Verilog HDL的历史20

2.1.2 Verilog HDL与其他硬件描述语言的比较21

2.1.3 Verilog HDL的主要功能21

2.1.4 Verilog HDL的设计流程简介22

2.2 Verilog的基本语法24

2.2.1 模块结构、数据类型、变量和基本运算符号24

2.2.2 功能描述语句30

2.2.3 系统任务和预处理语句33

2.3 Verilog的高阶语法39

2.3.1 设计模型的不同抽象级别39

2.3.2 简单组合逻辑模块44

2.2.3 简单时序逻辑模块47

2.3.4 状态机的原理、结构和设计49

2.4 本章总结51

第3章 FPGA器件选择52

3.1 如何选择合适的器件52

3.1.1 FPGA目标平台的选择和开发工具的支持52

3.1.2 器件的硬件资源53

3.1.3 电气接口标准54

3.1.4 器件的速度等级54

3.1.5 器件的温度等级55

3.1.6 器件的封装55

3.1.7 器件的价格55

3.2 Xilinx芯片55

3.2.1 Spartan-2系列55

3.2.2 Spartan-2E系列56

3.2.3 Spartan-3系列57

3.2.4 Spartan-3E系列58

3.2.5 Spartan-3A系列59

3.2.6 Spartan-3A DSP系列60

3.2.7 Spartan-3AN系列61

3.2.8 Vitrex系列61

3.3 Xilinx PROM芯片介绍65

3.4 Altera芯片66

3.4.1 Cyclone系列66

3.4.2 Cyclone Ⅱ系列68

3.4.3 Stratix系列70

3.4.4 Stratix GX系列72

3.4.5 Stratix Ⅱ系列74

3.5 Actel芯片76

3.5.1 ProASIC3系列76

3.5.2 ProASIC3L系列78

3.5.3 Fusion系列79

3.5.4 IGLOO系列81

3.5.5 IGLOO+系列83

3.5.6 nano系列84

3.6 Lattice芯片87

3.6.1 LatticeECP4系列87

3.6.2 LatticeECP3系列89

3.6.3 LatticeECP2系列90

3.6.4 LatticeSC（System Chip）系列91

3.6.5 MachXO2系列93

3.6.6 MachXO系列94

3.6.7 LatticeXP2系列95

3.7 Atmel芯片96

3.8 本章总结97

第4章 ISE设计指南98

4.1 ISE套件概述98

4.2 ISE菜单操作99

4.2.1 ISE用户界面99

4.2.2 File菜单100

4.2.3 Edit菜单100

4.2.4 View菜单101

4.2.5 Project菜单101

4.2.6 Source菜单102

4.2.7 Process菜单102

4.2.8 Windows菜单103

4.3 ISE工程建立与设计输入103

4.3.1 新建工程103

4.3.2 HDL输入105

4.3.3 原理图输入107

4.3.4 状态机输入109

4.4 ISE的IP核设计117

4.4.1 IP核简介118

4.4.2 IP核的应用118

4.5 ISE用户约束文件122

4.5.1 约束文件的简述122

4.5.2 UCF文件的语法123

4.5.3 引脚和区域约束语法123

4.5.4 时序约束语法124

4.6 ISE设计综合和行为仿真126

4.6.1 ISE综合126

4.6.2 ISE行为仿真130

4.7 ISE设计实现和时序仿真134

4.7.1 引脚约束134

4.7.2 ISE设计实现136

4.8 ISE设计下载140

4.9 ISE与第三方软件142

4.9.1 ModelSim软件142

4.9.2 Synplify Pro软件143

4.10 ISE高级组件144

4.10.1 在线逻辑分析仪Chipscope144

4.10.2 平面布局规划器PlanAhead145

4.10.3 时序分析器Timing Analyzer146

4.10.4 底层编辑器FPGA Editor147

4.10.5 布局规划器Floorplanner148

4.11本章总结148

第5章 FPGA开发实例149

5.1 直接数字式频率合成器149

5.1.1 DDS基本原理149

5.1.2 DDS算法的FPGA实现151

5.2 FIR滤波器154

5.2.1 数字滤波器的分类155

5.2.2 设计指标及描述155

5.2.3 FIR滤波器的FPGA实现156

5.3 QPSK调制器160

5.3.1 QPSK基本原理161

5.3.2 QPSK调制系统162

5.3.3 QPSK调制解调器的FPGA实现163

5.4 序列检测器168

5.5 简化的RISC_CPU设计173

5.6 简单卷积器的设计189

5.7 利用SRAM设计一个FIFO201

5.8 本章总结207

第二篇 数字系统的建模与仿真211

第6章 MATLAB概论211

6.1 MATLAB R2012a简介211

6.1.1 MATLAB R2012a的新特点211

6.1.2 MATLAB主要组成部分212

6.1.3 MATLAB对硬件和软件的要求213

6.1.4 安装步骤213

6.1.5 MATLAB R2012a的其他操作220

6.2 MATLAB的开发环境221

6.2.1 主菜单和工具栏221

6.2.2 作界面的各个窗口222

6.2.3 MATLAB R2012a通用命令224

6.2.4 MATLAB 7.0帮助系统225

6.3 M文件编辑器228

6.3.1 M文件的创建及界面228

6.3.2 M文件的运行和调试228

6.3.3 M文件的参数设置229

6.4 本章总结231

第7章 信道编译码仿真中MATLAB的相关基础知识232

7.1 矩阵运算基础232

7.1.1 矩阵的创建232

7.1.2 矩阵信息的查询与获取235

7.1.3 矩阵变换238

7.1.4 矩阵和数组的数学运算246

7.1.5 矩阵函数和矩阵元素的数学函数252

7.2 MATLAB的程序设计基础257

7.2.1 变量257

7.2.2 程序流程控制258

7.2.3 程序的调试262

7.2.4 程序的优化263

7.3 MATLAB的数据可视化264

7.3.1 二维绘图265

7.3.2 图形处理268

7.4 Simulink基础272

7.4.1 Simulink初识272

7.4.2 Simulink建模275

7.4.3 Simulink仿真实例——典型的数字通信系统284

7.5 本章总结286

第8章 通信信道建模与仿真288

8.1 有线信道建模与仿真288

8.1.1 光纤通信288

8.1.2 光放大器噪声模型289

8.2 无线信道建模与仿真290

8.2.1 莱斯和瑞利衰落信道模型291

8.2.2 莱斯和瑞利衰落信道模型的MATLAB实现293

8.2.3 Jakes衰落信道模型296

8.2.4 多径非相关瑞利衰落信道仿真模型298

8.2.5 COST207信道模型301

8.2.6 MATLAB中的无线信道仿真函数308

8.3 本章总结310

第9章 LDPC码311

9.1 线性分组码311

9.1.1 校验矩阵312

9.1.2 生成矩阵312

9.1.3 系统编码313

9.2 LDPC码的表示313

9.2.1 LDPC码的矩阵表示313

9.2.2 LDPC码的Tanner图表示314

9.2.3 度数分布315

9.3 LDPC码的构造315

9.3.1 校验矩阵的随机构造315

9.3.2 校验矩阵的结构化构造316

9.3.3 实用型的构造方法318

9.3.4 IEEE 802.1 6e标准LDPC码的构造319

9.4 二进制LDPC码的编码方法321

9.4.1 基于高斯消去的编码321

9.4.2 基于近似下三角矩阵的编码322

9.4.3 IEEE 802.1 6e标准LDPC码的快速编码322

9.5 二进制LDPC码的译码方法324

9.5.1 概率BP算法324

9.5.2 LLR BP算法326

9.5.3 UMP BP_Based算法328

9.5.4 其他改进算法328

9.6 本章总结329

第10章 LDPC码的MATLAB仿真实现330

10.1 Gallager构造的LDPC码的MATLAB仿真实现330

10.2 Block-LDPC码的构造和编码算法仿真实现331

10.2.1 Block-LDPC码的构造331

10.2.2 Block-LDPC码基于近似下三角矩阵的编码算法338

10.3 IEEE 802.1 6e标准的LDPC码的MATLAB仿真实现339

10.3.1 IEEE 802.1 6e标准的LDPC码的构造339

10.3.2 IEEE 802.1 6e标准LDPC码的编码算法341

10.4 LDPC码译码算法仿真实现343

10.4.1 LLR BP算法仿真实现343

10.4.2 UMP BP-Based算法仿真346

10.5 本章总结347

第11章 LDPC码在无线通信信道下的仿真实例348

11.1 AWGN信道中的LDPC码的性能分析348

11.1.1 Block-LDPC码的仿真349

11.1.2 IEEE 802.1 6e标准LDPC码的仿真355

11.2 LDPC码在瑞利和莱斯衰落信道中的性能分析359

11.2.1 Block-LDPC码在莱斯信道中的性能分析359

11.2.2 Block-LDPC码在瑞利信道中的性能分析360

11.2.3 莱斯和瑞利信道的比较361

11.3 IEEE 802.1 6e标准LDPC码在瑞利信道和赖斯信道中的性能分析362

11.3.1 IEEE 802.1 6e标准LDPC码在莱斯信道中的性能分析362

11.3.2 IEEE 802.1 6e标准LDPC码在瑞利信道中的性能分析363

11.4 两种LDPC码在Jakes衰落信道模型下的性能分析363

11.5 多径非相关瑞利衰落信道下的性能分析367

11.6 本章总结368

第三篇 通信系统中的FPGA实现372

第12章 简单信道编译码的FPGA实现372

12.1 信道编码的作用372

12.2 线性分组码373

12.3 线性分组码的FPGA实现375

12.4 RS码378

12.4.1 RS码的原理378

12.4.2 编码器分类380

12.4.3 码型的选择382

12.5 RS码的FPGA实现382

12.5.1 加法器382

12.5.2 乘法器383

12.5.3 编码电路的实现385

12.5.4 顶层文件386

12.5.5 编码控制模块387

12.5.6 系数乘法模块388

12.5.7 编码结果391

12.6 CRC校验码392

12.7 CRC码的FPGA实现394

12.7.1 顶层模块395

12.7.2 编码控制模块395

12.7.3 并行计算等式模块397

12.7.4 ModelSim仿真结果398

12.8 卷积码400

12.9 卷积码的FPGA实现403

12.10 Viterbi译码405

12.10.1 Viterbi译码原理406

12.10.2 Viterbi算法的基本原理407

12.11 Viterbi译码的FPGA实现408

12.11.1 顶层模块409

12.11.2 控制模块410

12.11.3 计算幸存路径模块412

12.12本章总结420

第13章 Turbo码编译码的FPGA实现421

13.1 Turbo码中的交织器421

13.2 规则交织器422

13.2.1 分组交织器422

13.2.2 分组螺旋交织器422

13.3 伪随机交织器422

13.3.1 S随机交织器422

13.3.2 模k交织器423

13.4 交织器的FPGA实现423

13.4.1 交织器程序源码424

13.4.2 双口RAM的IP核模块426

13.4.3 ModelSim仿真结果427

13.5 Turbo码编码器的算法428

13.5.1 Turbo码编码器结构428

13.5.2 分量编码器430

13.5.3 删余矩阵431

13.6 Turbo码编码的FPGA设计432

13.6.1 顶层模块432

13.6.2 交织器实现434

13.6.3 ModelSim仿真结果436

13.7 分量编码器的FPGA实现437

13.7.1 分量编码器顶层模块437

13.7.2 并串转换实现438

13.7.3 卷积码编码器实现440

13.7.4 串并转换模块实现443

13.7.5 删余器实现445

13.7.6 控制模块446

13.8 Turbo码译码器的结构450

13.8.1 软判决译码和硬判决译码450

13.8.2 Turbo码译码器结构451

13.8.3 Turbo码译码算法452

13.9 Turbo码译码器的FPGA实现455

13.9.1 欧氏距离的计算455

13.9.2 路径度量的计算457

13.9.3 幸存路径的计算458

13.9.4 软输出信息的计算459

13.9.5 外信息的计算462

13.9.6 迭代译码以及欧氏距离的更新462

13.9.7 顶层程序463

13.9.8 最后硬判决的解交织器468

13.10本章总结475

第14章 LDPC编译码的FPGA实现476

14.1 IEEE 802.1 6e标准LDPC码的构造476

14.1.1 QC-LDPC码的概念476

14.1.2 校验矩阵的构造477

14.2 LDPC编码器的设计479

14.2.1 传统的编码算法479

14.2.2 基于RU算法的编码器结构479

14.2.3 矩阵乘法器模块481

14.2.4 前向置换模块485

14.2.5 模块的端口定义和ip核调用486

14.2.6 单位循环矩阵的存储488

14.3 LDPC译码器的设计488

14.3.1 软判决译码算法LLR BP489

14.3.2 最小和算法（MS）490

14.4 LDPC码译码器的FPGA实现492

14.4.1 LDPC码基于最小和（MS）算法的译码器结构492

14.4.2 MS_LDPC顶层模块493

14.4.3 Control控制单元模块495

14.4.4 VNP变量节点处理单元497

14.4.5 CNP校验节点处理单元499

14.4.6 Mess_mem中间信息存储器505

14.4.7 Src_mem初始数据寄存器505

14.4.8 inter_rom交织存储器506

14.4.9 modelsim结果图507

14.5 本章总结507